CY28301
频率发生器英特尔（R ）集成芯片组
特点
•英特尔的单芯片解决方案， FTG
®
Solano/810E/810
•支持SMBus的字节读/写和块读/写
操作简化系统BIOS发展
•厂商ID和版本ID的支持
•采用Cypress的传播最大化EMI抑制
频谱技术
•低抖动和严格控制的时钟偏差
•两份CPU时钟
•十三份SDRAM时钟
•八份PCI时钟
•同步APIC时钟的一个副本
•三份66 MHz的输出
•两份48 MHz的输出
?? 14.31818 MHz参考时钟的一个副本
关键的特定连接的阳离子
CPU ， SDRAM输出的周期到周期抖动： ............. 250 PS
APIC ， 48兆赫， 3V66 ， PCI输出
周期到周期抖动： ........................................... ........ 500 PS
CPU ， 3V66输出偏斜： ............................................ 175 PS
SDRAM ， APIC ， 48 - MHz输出偏斜： ........................ 250 PS
PCI输出偏斜： .............................................. .......... 500 PS
CPU到SDRAM偏移（ @ 133 MHz）的......................... ±0.5纳秒
CPU到SDRAM偏移（ @ 100MHz）的.................. 4.5至5.5纳秒
CPU为3V66偏移（ @ 66兆赫） ........................ 7.0〜 8.0纳秒
3V66到PCI歪斜（ 3V66铅） ........................... 1.5〜 3.5纳秒
PCI到APIC斜.............................................. ........ ±0.5纳秒
框图
VDD_REF
REF/FS1
引脚配置
[1]
X1
X2
XTAL
OSC
PLL的参考频率
SDATA
SCLK
SMBUS
逻辑
分频器，
延迟和
相
控制
逻辑
（ FS0 ：4）
PLL 1
PD ＃
PLL2
/2
VDD_REF
X1
X2
GND_REF
VDD_CPU
GND_3V66
3V66_0
CPU0 ： 1
3V66_1
2
3V66_2
VDD_3V66
VDD_APIC
VDD_PCI
APIC
PCI0
PCI1
VDD_3V66
PCI2/SEL24_48MHz#*
3V66_0:2
GND_PCI
3
VDD_PCI
PCI3
PCI4
PCI0
PCI5
PCI1
VDD_PCI
PCI2/SEL24_48MHz#*
PCI6
PCI3 ： 7
5
PCI7
GND_PCI
VDD_SDRAM
PD ＃ *
SDRAM0 ： 11 ，
SCLK
13
SDRAM_F
SDATA
VDD_SDRAM
SDRAM11
SDRAM10
VDD_48MHz
GND_SDRAM
48MHz/FS0
24_48MHz
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
REF/FS1*
VDD_APIC
APIC
VDD_CPU
CPU0
CPU1
GND_CPU
GND_SDRAM
SDRAM0
SDRAM1
SDRAM2
VDD_SDRAM
SDRAM3
SDRAM4
SDRAM5
GND_SDRAM
SDRAM6
SDRAM7
SDRAM_F
VDD_SDRAM
GND_48MHz
24_48MHz
48MHz/FS0*
VDD_48MHz
VDD_SDRAM
SDRAM8
SDRAM9
GND_SDRAM
注意：
1.内部100K上拉电阻上存在输入标有* 。设计
不应该仅仅依靠内部上拉电阻来设置I / O引脚为高电平。
CY28301
1.0版， 2006年11月27日
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