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CY28316 参数 Datasheet PDF下载

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型号: CY28316
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内容描述: FTG威盛PL133T和PLE133T [FTG for VIA PL133T and PLE133T]
分类和应用:
文件页数/大小: 17 页 / 207 K
品牌: SPECTRALINEAR [ SPECTRALINEAR INC ]
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CY28316
FTG威盛PL133T和PLE133T
特点
•单芯片系统频率合成器的VIA
PL133T和PLE133T芯片组
•可编程时钟输出频率低于
1 MHz的增量
•集成的故障安全看门狗定时器系统
恢复
•自动切换到HW-选择或
SW-设定的时钟频率时,看门狗
定时器超时发生
•能看门狗后,产生系统复位的
定时器超时后或输出频率的变化
通过SMBus接口
•支持SMBus字节的读/写和块读/写
操作简化系统BIOS发展
•厂商ID和版本ID的支持
•可编程驱动强度的SDRAM和PCI
输出时钟
•可编程输出歪斜的CPU ,PCI和SDRAM
•最大化的电磁干扰( EMI)的
抑制使用赛普拉斯的扩频
技术
•提供48引脚SSOP
关键的特定连接的阳离子
CPU到CPU输出偏斜: ......................................... 175 PS
PCI到PCI输出偏斜: ............................................ 500 PS
框图
VDD_REF
REF0
X1
X2
XTAL
OSC
REF1/FS2*
引脚配置
VDD_REF
GND_REF
X1
X2
VDD_PCI
*FS4/PCI0
*FS3/PCI1
GND_PCI
PCI2
PCI3
PCI4
PCI5
PCI6
VDD_PCI
SDRAMIN
GND_SDRAM
SDRAM11
SDRAM10
VDD_SDRAM
SDRAM9
SDRAM8
GND_SDRAM
SDATA
SMBus的SCLK
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
[1]
PLL的参考频率
Vttpwrgd #
PLL 1
÷2,3,4
CPU0 : 1
VDD_PCI
PCI0/FS4*
PCI1/FS3*
PCI2 : 6
SDATA
SCLK
SMBUS
逻辑
RESET
逻辑
PLL2
÷2
RST #
VDD_48MHz
48MHz/FS0*
{
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
VTT_PWRGD #
REF0
REF1/FS2*
GND_CPU
CPU0
CPU1
VDD_CPU
RST #
SDRAM_12
GND_SDRAM
SDRAM0
SDRAM1
VDD_SDRAM
SDRAM2
SDRAM3
GND_SDRAM
SDRAM4
SDRAM5
VDD_SDRAM
SDRAM6
SDRAM7
VDD_48MHz
48MHz/FS0*
24_48MHz/FS1*
CY28316
SDRAMIN
24_48MHz/FS1*
VDD_SDRAM
SDRAM0 : 12
13
注意:
标有“*” 1.信号具有内部上拉电阻。
1.0版, 2006年11月20日
2200 LAURELWOOD路,圣克拉拉, CA 95054
联系电话: ( 408 ) 855-0555
传真: ( 408 ) 855-0550
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