CY28317-2
FTG移动VIA ™ PL133T和PLE133T芯片组
1CY28317-2
特点
•单芯片系统频率合成器的移动
威盛PL133T和PLE133T芯片组
•可编程时钟输出频率低于
1 MHz的增量
•集成的故障安全看门狗定时器系统
恢复
•自动切换到HW-选择或软件编程
当看门狗定时器超时发生的时钟频率
•看门狗后，系统复位生成功能
定时器超时后或输出频率的变化
通过SMBus接口
•支持读取字节的SMBus /写和块读/写
操作简化系统BIOS发展
•厂商ID和版本ID的支持
•可编程驱动强度的SDRAM和PCI
输出时钟
•可编程输出歪斜的CPU ， PCI和SDRAM
•采用Cypress的传播最大化EMI抑制
频谱技术
•提供48引脚SSOP和TSSOP封装
关键的特定连接的阳离子
CPU到CPU输出偏斜： ......................................... 175 PS
PCI到PCI输出偏斜： ............................................ 500 PS
框图
VDD_REF
REF0
X1
X2
XTAL
OSC
PLL的参考频率
引脚配置
[1]
GND_CPU
*FS2/REF1
REF0
VTT_PWRGD ＃
REF1/FS2*
MULT_SEL
IREF
VTT_PWRGD ＃
PCI_STOP ＃
CPU_STOP ＃
PD ＃
PLL 1
÷2,3,4
CPU0 ： 1 ， CPUT ， CPUC
VDD_PCI
PCI0_F/FS4*
PCI1/FS3*
PCI2 ： 6
SDATA
SCLK
SMBUS
逻辑
RESET
逻辑
PLL2
÷2
RST ＃
VDD_48MHz
48MHz/FS0*
VDD_REF
GND_REF
X1
X2
VDD_PCI
*FS4/PCI0_F
*FS3/PCI1
GND_PCI
PCI2
PCI3
PCI4
PCI5
PCI6
SDRAMIN
* CPU_STOP ＃
* PCI_STOP ＃
* PD ＃
* MULT_SEL
GND_48MHz
SDATA
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
CPU0
CPU1
VDD_CPU_2.5
VDD_CPU_3.3
CPUT
CPUC
GND_CPU
RST ＃
IREF
SDRAM6
GND_SDRAM
SDRAM0
SDRAM1
VDD_SDRAM
SDRAM2
SDRAM3
GND_SDRAM
SDRAM4
SDRAM5
VDD_SDRAM
VDD_48MHz
48MHz/FS0*
24_48MHz/FS1*
SCLK
CY28317-2
SDRAMIN
7
24_48MHz/FS1*
VDD_SDRAM
SDRAM0 ： 6
注意：
标有“*” 1.信号具有内部上拉电阻。
1.0版， 2006年11月25日
2200 LAURELWOOD路，圣克拉拉， CA 95054
联系电话： （ 408 ） 855-0555
传真： （ 408 ） 855-0550
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