CY28339
英特尔CK408手机时钟合成器
特点
•符合Intel
®
CK 408 1.1版手机时钟
合成器规范
• 3.3V电源
•两个差分CPU时钟
•9个副本PCI时钟
•三份配置的PCI自由运行的时钟
•两个48 MHz的时钟（ USB ， DOT ）
•的3V66时钟五/六份
表1.频率表
[1]
S2
1
1
0
0
M
S1
0
1
0
1
0
的CPU （1： 2）
100M
133M
100M
133M
TCLK/2
3V66
66M
66M
66M
66M
TCLK/4
66BUFF （0： 2）/
3V66(0:4)
66IN
66IN
66M
66M
TCLK/4
66IN/3V66–5
66 - MHz时钟输入
66 - MHz时钟输入
66M
66M
TCLK/4
PCIF ， PCI
66IN/2
66IN/2
33 M
33 M
TCLK/8
REF
14.318M
14.318M
14.318M
14.318M
TCLK
USB / DOT
48M
48M
48M
48M
TCLK/2
- 一个VCH时钟
- 在14.318 MHz的一个参考时钟
• SMBus支持与回读功能
•理想利盟资料扩频electromag-
NETIC干扰（EMI ）降低
•打电话问频™功能
•打电话问分贝™功能
• 48引脚TSSOP封装
框图
X1
X2
引脚配置
VDD_REF
PWR
XTAL
OSC
REF
XIN
XOUT
GND_REF
VDD_CPU
CPUT1 ： 2
CPUC1 ： 2
VDD_PCI
PCIF
停止
时钟
控制
顶视图
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
VDD_REF
REF
S1
CPU_STOP ＃
VDD_CPU
CPUT1
CPUC1
GND_CPU
VDD_CPU
CPUT2
CPUC2
IREF
S2
USB_48MHz
DOT_48MHz
VDD_48兆赫
GND_48兆赫
3V66_1/VCH
PCI_STOP ＃
3V66_0
VDD_3V66
GND_3V66
SCLK
SDATA
PLL的参考频率
PLL 1
S1:2
VTT_PWRGD ##
CPU_STOP ＃
门
分频器
网
PWR
停止
时钟
控制
PCI7
PCI8
PCIF
GND_PCI
PCI0
PCI1
PCI2
VDD_PCI
PCI4
PCI5
PCI6
VDD_3V66
GND_3V66
66BUFF0/3V66_2
66BUFF1/3V66_3
66BUFF2/3V66_4
66IN/3V66_5
PD ＃
VDD_CORE
GND_CORE
VTT_PWRGD ＃
PWR
PCI0 ： 2
PCI4 ： 8
CY28339
37
36
35
34
33
32
31
30
29
28
27
26
25
PCI_STOP ＃
PD ＃
PWR
/2
VDD_3V66
3V66_0:1
PWR
3V66_2:4/
66BUFF0 ： 2
3V66_5 / 66IN
PLL 2
VDD_48MHz
PWR
USB （ 48MHz的）
DOT （ 48MHz的）
VCH_CLK / 3V66_1
SDATA
SCLK
SMBUS
逻辑
注意：
1. TCLK是一个测试时钟测试模式驱动的XTAL_IN输入。 M =驱动1.0V和1.8V之间的电平。如果S2引脚为A M级电期间，一
0状态将被锁存到器件的内部状态寄存器。
1.0版， 2006年11月25日
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