CY28351
差分时钟缓冲器/驱动器
特点
•支持333 - MHz和400 MHz的DDR SDRAM
• 60 - - 200 MHz的工作频率
•锁相环（ PLL ），双时钟分配
数据速率同步DRAM应用
•分配一个时钟输入至10差分输出
•外部反馈引脚（ FBIN ）用于同步
输出到时钟输入
•符合DDRI规格
•电磁干扰的传播感知（ EMI）
减少
• 48引脚SSOP封装
描述
此PLL时钟缓冲器是专为2.5 -V
DD
和2.5的AV
DD
运算和差分输出电平。
此装置是将分配一个时钟输入端的零延迟缓冲器
（ CLKIN ），以10对差分时钟输出（ YT [0 ： 9]
YC [0： 9] ）和一个反馈时钟输出（ FBOUT ） 。时钟
输出由所述串行输入单独控制的SCLK
和SDATA 。
两线串行总线可以设置每个输出时钟对（ YT [0： 9]
YC [ 0 ： 9 ] ）的Hi-Z状态。当AV
DD
被接地时，PLL是
被关闭并旁路用于测试目的。
在此装置中的PLL使用输入时钟（CLKIN ）和
反馈时钟（ FBIN ），以提供高性能，低偏移，
低抖动输出差分时钟。
框图
10
引脚配置
YT0
YC0
YT1
YC1
YT2
YC2
SCLK
SDATA
YT4
YC4
YT5
YC5
YT6
YC6
CLKIN
PLL
FBIN
YT7
YC7
YT8
YC8
YT9
YC9
CY28351
串行
接口
逻辑
YT3
YC3
AVDD
FBOUT
VSS
YC0
YT0
VDDQ
YT1
YC1
VSS
VSS
YC2
YT2
VDD
SCLK
CLKIN
NC
VDDI
AVDD
AVSS
VSS
YC3
YT3
VDDQ
YT4
YC4
VSS
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
VSS
YC5
YT5
VDDQ
YT6
YC6
VSS
VSS
YC7
YT7
VDDQ
SDATA
NC
FBIN
VDDQ
FBOUT
NC
VSS
YC8
YT8
VDDQ
YT9
YC9
VSS
1.0版， 2006年11月21日
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