CY28358
200 - MHz差分时钟缓冲器/驱动器
特点
•高达200 MHz运行
•锁相的双回路数据时钟分配
速率同步DRAM应用
•分配一个时钟输入到6的差分输出
•外部反馈引脚FBIN是用来同步
输出到时钟输入
•符合DDR1规格
•为降低EMI的扩频意识到™
• 28引脚SSOP封装
描述
该PLL时钟缓冲器被设计为2.5 VDD和2.5 AVDD
运算和差分输出电平。
此装置是将分配一个时钟输入端的零延迟缓冲器
CLKIN至6个差分对时钟输出（ CLKT [0： 5]
CLKC [0： 4] ）和一个反馈时钟输出FBOUT 。时钟
输出由输入时钟CLKIN和受控
反馈时钟FBIN 。
两线串行总线可以设置每路输出时钟对
（ CLKT [0 ： 5 ] ， CLKC [ 0 ： 5 ] ）的Hi-Z状态。当AVDD为
接地， PLL被关闭，旁路测试
的目的。
在此装置中的PLL使用输入时钟CLKIN和所述
反馈时钟FBIN提供高性能，低偏移，
低抖动输出差分时钟。
框图
引脚配置
10
SCLK
SDATA
串行
接口
逻辑
CLKT2
CLKC2
CLKT3
CLKC3
CLKIN
NC
AVDD
AGND
VDD
CLKT2
CLKC2
CY28358
CLKT0
CLKC0
CLKT1
CLKC1
CLKC0
CLKT0
VDD
CLKT1
CLKC1
GND
SCLK
CLKIN
PLL
FBIN
CLKT4
CLKC4
CLKT5
CLKC5
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
GND
CLKC5
CLKT5
CLKC4
CLKT4
VDD
SDATA
NC
FBIN
FBOUT
NC
CLKT3
CLKC3
GND
AVDD
FBOUT
28引脚SSOP
1.0版， 2006年11月20日
2200 LAURELWOOD路，圣克拉拉， CA 95054
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