CY28404
CK409兼容的时钟合成器
特点
•支持Intel的Springdale /普雷斯科特（ CK409 ）
•可选的CPU频率
• 3.3V电源
• 9份PCI时钟
•四份3V66时钟可选VCH
•三份48 - MHz时钟
•三份REF时钟
•两个差分CPU时钟对
•支持的SMBus / I
2
Ç字节，字和块读/写
•拨号-A-频率
最大•理想利盟扩频资料
电磁干扰（EMI）的减少
• 48引脚SSOP封装
表1.频率表
中央处理器
x2
3V66
x4
PCI
x9
REF
x3
48M
x3
框图
XIN
XOUT
引脚配置
VDD_REF
REF （0： 2）
XTAL
OSC
PLL 1
PLL的参考频率
分频器
网
FS_ （A： E）
VTT_PWRGD ＃
IREF
SEL24#
SELVCH
PLL2
2
模式
PD ＃
**FS_A/REF_0
**FS_B/REF_1
VDD_REF
VDD_CPU
XIN
CPUT （0 ：1）， CPUC （0： 1）
XOUT
VSS_REF
*FS_C/PCIF0
*FS_D/PCIF1
*FS_E/PCIF2
VDD_PCI
VSS_PCI
VDD_3V66
PCI0
3V66_(0:2)
PCI1
PCI2
VDD_PCI
PCI3
PCIF （0 ：2）的
VDD_PCI
VSS_PCI
PCI （ 0 ： 5 ）
PCI4
PCI5
RESET ＃ / PD ＃
3V66_3/VCH
*SEL24#/24_48MHz
DOT_48
USB_48
VDD_48MHz
VSS_48
DOT_48
USB_48
24_48MHz
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
REF_2
VDDA
VSSA
IREF
VSS_CPU
CPUT1
CPUC1
VDD_CPU
CPUT0
CPUC0
VSS
DNC ***
DNC ***
VDD
VTT_PWRGD ＃
SDATA *
SCLK *
3V66_0
3V66_1
VSS_3V66
VDD_3V66
3V66_2/MODE*
3V66_3/VCH/SELVCH**
VDD_48
~
SSOP-48
* 150K内部上拉
** 150K内部下拉
***不连接
CY28404
2
SDATA
SCLK
I
2
C
逻辑
WD
定时器
RESET＃
1.0版， 2006年11月22日
2200 LAURELWOOD路，圣克拉拉， CA 95054
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