CY28409
PD ＃无效置
PD ＃之间的电延时上升到一个有效的逻辑“1”
水平和所有时钟的起始小于1.8毫秒。
CPU_STP ＃断言
该CPU_STP ＃信号是一个低电平有效的输入
同步停止和启动CPU输出时钟
而时钟发生器的其余部分继续功能。
当CPU_STP ＃引脚置位，所有的CPU输出是
设置与SMBus配置是通过断言停止的
CPU_STP排名将被采样两个后停止
内部CPUT时钟的上升沿。的最终状态
停止CPU信号CPUT = HIGH和CPUC =低。
tstable
<1.8毫秒
目前在不改变输出驱动电流值
停止状态。该CPUT驱动为高电平的电流
值等于（ MULT 0'选择' ）×（值Iref ），并且CPUC信号
将不被驱动。由于外部下拉电路，
CPUC将是低在此停止状态。
CPU_STP ＃无效置
在CPU_STP ＃信号的无效将导致所有CPU
被停止的输出，以恢复在正常操作中
同步方式。同步的方式意味着没有
短或拉伸的时钟脉冲将产生在时钟
重新开始。从无效到主动的最大延迟
输出的是不超过2个CPU时钟周期。
PD ＃
CPUT ， 133MHz的
CPUC ， 133MHz的
SRCT 100MHz的
100MHz的SRCC
3V66 ， 66MHz的
USB ， 48MHz的
PCI ， 33MHz的
REF
Tdrive_PWRDN ＃
<300 S， >200毫伏
图4.掉电无效置时序波形
CPU_STP ＃
CPUT
CPUC
图5. CPU_STP ＃断言波形
CPU_STP ＃
CPUT
CPUC
CPU内部
Tdrive_CPU_STP ＃ ， 10纳秒> 200毫伏
图6. CPU_STP ＃无效置波形
1.0版， 2006年11月22日
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