CY28410-2
计算负载电容
除了标准的外部调整电容，跟踪
电容和引脚电容，还必须考虑到
正确计算晶体负载。如前面所提到的，
在晶体的每一侧上的电容是串联在
水晶。这意味着上的每一侧上的总电容
晶体必须是两倍于规定的晶体负载电容
（CL） 。而在晶体的每一侧上的电容是在
系列水晶，装饰电容（CE1方式， CE 2）应
计算提供平等的容性负载两侧。
时钟芯片
PD （掉电）澄清
该VTT_PWRGD ＃ / PD引脚是一个双功能引脚。中
初始上电时，该引脚用作VTT_PWRGD ＃ 。一旦
VTT_PWRGD ＃采样为低的时钟芯片，
销假定PD功能。 PD引脚是一个异步
用于关闭所有时钟干净前高有效输入
切断电源的装置。这个信号是同步的
现有器件内部到断电时钟synthe-
分级机。 PD也是通电的异步输入
系统。当PD被置为高电平，所有的时钟都驱动到
关闭压控振荡器和晶体低值和之前举行
振荡器。
PD （断电） - 声明
Ci1
Ci2
针
3〜 6P
Cs1
X1
X2
Cs2
跟踪
2.8pF
XTAL
Ce1
Ce2
TRIM
33pF
图2.晶体加载实例
如先前对的每一侧所提到的，电容
晶体是串联的晶体。这意味着总capac-
itance对晶体的两侧必须在规定的两倍
负载电容（CL ） 。而在每一侧的电容
水晶是串联的水晶，装饰电容
（CE1方式， CE 2）应计算提供平等的电容
装在两侧。
使用下面的公式来计算微调电容器
值CE1和CE2 。
负载电容（每边）
Ce
= 2 * CL - （CS +次）
总电容（如看到的结晶）
CLE
当PD被采样到高由两个连续的上升沿
CPUC ，所有的单端输出将保持低电平，在他们的
下一次高向低转换和差分时钟必须是
保持高电平或高阻（取决于控制的状态
在下一个时钟差异＃ HIGH到LOW寄存器驱动模式位）
在4个时钟周期的过渡。当SMBus的PD驱动器
模式位对应于该差分（CPU， Src，并
DOT）的时钟的感兴趣的输出被编程为“0”时，时钟
输出必须在2× Iref的举行， “差别钟”引脚驱动为高电平，
和“差别时钟＃ ”三态。如果控制寄存器的PD驱动模式
对应于感兴趣的输出位被编程为
“1” ，则无论是“差别时钟”和“差别时钟＃”是高阻态。
注意下面的例子显示CPUT = 133 MHz和PD
驱动模式= '1'，所有的差分输出。
科幻gure 3
这
描述适用于有效CPU频率100 ， 133 ，
166 ，200， 266 ， 333 ，和400兆赫。倘若PD模式
是需要的，因为在初始上电状态下， PD必须被断言
高，在不到10秒认定VTT_PWRGD ＃之后。
PD无效置
上电延迟小于1.8毫秒。这是从时间
PD引脚的无效或功率的斜升
供应待到稳定的时钟输出的
时钟芯片。停在一个三态所有差分输出
条件从掉电导致必须被驱动为高电平
小于300秒的PD的无效的的电压大于
200毫伏。后的时钟芯片的内部PLL被加电并
锁定时，所有输出中的几个时钟周期，使能
=
1
1
(
CE1 + CS1 + α1
+
1
CE2 + CS2 + CI2
)
CL ................................................. ..晶体负载电容
CLE .........................................实际装载看到水晶
使用标准值微调电容器
CE ................................................. ....外部微调电容器
CS .............................................杂散电容（梯田）
次................................................. .........内部电容
（引线框架，键合线等）
1.0版， 2006年11月20日
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