CY28411-1
PD （掉电）澄清
该VTT_PWRGD ＃ / PD引脚是一个双功能引脚。在最初的
上电时，该引脚用作VTT_PWRGD ＃ 。一旦
VTT_PWRGD ＃采样为低的时钟芯片，
销假定PD功能。 PD引脚是一个异步
用于关闭所有时钟干净前高有效输入
切断电源的装置。这个信号是同步的
现有器件内部到断电时钟synthe-
分级机。 PD也是通电的异步输入
系统。当PD被置为高电平，所有的时钟需要驱动
关闭的VCO和一个较小的值和前保持的
晶体振荡器。
PD （断电） - 声明
当PD被采样到高由两个连续的上升沿
CPUC ，所有的单端输出将保持低电平，在他们的下
PD
CPUT ， 133MHz的
CPUC ， 133MHz的
SRCT 100MHz的
100MHz的SRCC
USB ， 48MHz的
DOT96T
DOT96C
高向低过渡和差分时钟必须保持高电平或
的Hi- Zd中（取决于控制寄存器驱动器的状态
模式位），在下一个时钟差异＃ HIGH到LOW内过渡
4个时钟周期。当PD的SMBus驱动模式位corre-
应的差分（CPU， Src，和DOT）的时钟输出
感兴趣的被编程为“0”时，时钟输出被保持与
“差别钟”引脚驱动为高电平，在2× Iref的，和“差别时钟＃ ”三态。
如果控制寄存器的PD驱动模式位对应
感兴趣的输出被编程为“1” ，则无论是“差别
时钟“和”差别时钟＃“是三态。注意例子
下图为CPUT = 133 MHz和PD驱动模式=' 1 '所有
差分输出。此图和描述适用
以有效的CPU频率100,133,166,200,266,333和
400MHz的。在事件的PD模式所需的初始
通电状态， PD必须在不到10美置为高电平
后断言VTT_PWRGD ＃ 。
PCI ， 33兆赫
REF
图3.掉电断言时序波形
PD无效置
上电延迟小于1.8毫秒。这是从时间
PD引脚的无效或功率的斜升
供应待到稳定的时钟输出的
时钟芯片。停在一个三态所有差分输出
tstable
<1.8nS
条件从掉电会导致驱动高少
超过300秒的无效PD到的电压大于200
毫伏。后的时钟芯片的内部PLL被加电并
锁定时，输出全部内的几个时钟周期被启用
彼此。下面是一个例子，显示的关系
钟来了。
PD
CPUT ， 133MHz的
CPUC ， 133MHz的
SRCT 100MHz的
100MHz的SRCC
USB ， 48MHz的
DOT96T
DOT96C
PCI ， 33MHz的
REF
Tdrive_PWRDN ＃
<300 S， >200mV
图4.掉电无效置时序波形
1.0版， 2006年11月22日
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