CY28435
引脚说明
（续）
PIN号
53
名字
FS_C/REF1
TYPE
I / O ，
PD
描述
3.3V容错输入CPU的频率选择/参考时钟。
选择测试模式，如果拉至V
IHFS_C
当VTT_PWRGD ＃为低电平。
请参阅DC电气规格表
V
ILFS_C
,V
IMFS_C
,V
IHFS_C
规范
系统蒸发散。
54
SRESET#/PCI0
O， PU
3.3V LVTTL输出看门狗复位/ 33 - MHz时钟输出。
当配置为SRESET ＃输出，该输出变为漏极开路型带
高（ >100 K）内部上拉电阻。
时钟输出缓冲器，可以单独启用或禁用。
与串行数据接口相关的寄存器
在上电时初始化为它们的默认设置，并且因此
使用此接口是可选的。时钟器件的寄存器变化
在系统初始化时，通常制成，如果有的话是
所需。接口不能被系统中使用
操作的功率管理功能。
频率选择引脚（ FS_ [A ： E] ）
主时钟频率的选择是通过将所获得的
适当的逻辑电平FS_A ， FS_B ， FS_C ， FS_D和
FS_E输入之前VTT_PWRGD ＃断言（所看到的
时钟合成器） 。当VTT_PWRGD ＃被采样为低电平
由时钟芯片（显示处理器VTT电压是稳定的） ，
时钟芯片样品FS_A ， FS_B ， FS_C ， FS_D和
FS_E输入值。对于FS_A ， FS_B ， FS_C所有的逻辑电平，
FS_D和FS_E ， VTT_PWRGD ＃采用一杆
在VTT_PWRGD ＃中，一旦一个有效的低功能有
被取样，所有进一步的VTT_PWRGD ＃ ， FS_A ， FS_B ， FS_C ，
除了在测试FS_D ，并FS_E变化将被忽略，
模式。
FS_C是一个三电平输入。当在电压大于采样
比2.1V由VTTPWRGD ＃ ，器件将进入测试模式
由上所述FS_B输入电压电平选择。
数据协议
时钟驱动器的串行协议接收字节写，读字节，
块写入和块从控制器读取操作。为
块写入/读取操作，字节必须访问
按顺序从最低到最高字节（最显著
位在前）有能力停止后的任何完整的字节有
被转移。对于字节写和字节读取操作时，
系统控制器可以访问单独的索引字节。该
被索引的字节的偏移被编码在命令代码，
如上述
表1中。
块写入和块读协议中概述
表2
而
表3
概述了相应的字节写和字节
读协议。从机接收地址为11010010 （ D2H ） 。
串行数据接口
以提高的时钟合成器的灵活性和功能，
提供了一种双信号的串行接口。通过串口
数据接口，各种设备的功能，如个人
输入条件
FS_D
FS_C
FS_B
FS_A
输出频率
中央处理器
SRC
SRC M
CPU PLL CPU M处理器CPU ñ ñ SRC PLL
SRC ñ
SRC ñ
分频器（不是默认允许的
齿轮
除法德发
ULT允许
齿轮
常量
范围变化的常量
范围
按用户）
DAF
DAF
(G)
FSEL_3
FSEL_2
FSEL_1
FSEL_0
（兆赫）
（兆赫）
0
0
0
0
0
0
0
1
1
1
1
1
1
1
X
X
1
0
0
0
0
1
1
1
0
0
0
0
1
1
高
高
0
0
1
1
0
0
1
0
0
1
1
0
0
1
低
高
1
1
1
0
0
0
0
1
1
1
0
0
0
0
X
X
100
133.3333333
166.6666667
200
266.6666667
333.3333333
400
100.952381
133.968254
167
200.952381
266.6666667
334
400.6451613
三态
REF / N
100
100
100
100
100
100
100
100
100
100
100
100
100
100
三态
REF / N
30
40
60
60
80
120
120
30
40
60
60
80
120
120
三态
REF / N
60
60
63
60
60
63
60
63
63
60
63
60
60
62
三态
REF / N
200
200
175
200
200
175
200
212
211
167
211
200
167
207
三态
REF / N
200 - 250
200 - 250
175 - 262
200 - 250
200 - 250
175 - 262
200 - 250
212 - 262
211 - 262
167 - 250
211 - 262
200 - 250
167 - 250
207 - 258
三态
REF / N
30
30
30
30
30
30
30
30
30
30
30
30
30
30
60
60
60
60
60
60
60
60
60
60
60
60
60
60
200 200 - 266
200 200 - 266
200 200 - 266
200 200 - 266
200 200 - 266
200 200 - 266
200 200 - 266
200 200 - 266
200 200 - 266
200 200 - 266
200 200 - 266
200 200 - 266
200 167 - 266
200 167 - 266
图1. CPU和SRC频率选择表
1.0版， 2006年11月20日
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SPECTRALINEAR [ SPECTRALINEAR INC ]
