CY28439-2
引脚说明
PIN号
6,56
1,5
3
名字
VDD_PCI
VSS_PCI
FS_E/PCI4
TYPE
PWR
GND
3.3V电源的输出。
地用于输出。
描述
I，O ，
3.3V容错输入CPU的频率选择/ 33 - MHz时钟。
PU ， SE参见直流电气规格表Vil_FS和Vih_FS规范。
O， SE
33 MHz的时钟。
O， SE
33 MHz的自由运行的时钟
I / O ， PD ，
3.3V容错输入CPU的频率选择/自由运行的33 - MHz时钟。
SE
请参阅DC电气规格表Vil_FS和Vih_FS规范。
I / O ， PU ，
3.3V容错输入CPU的频率选择/自由运行的33 - MHz时钟。
SE
请参阅DC电气规格表Vil_FS和Vih_FS规范。
我， PD
3.3V LVTTL输入。
此引脚用于锁存FS_A ， FS_B电平敏感频闪，
FS_C ， FS_D ， FS_E ， SEL24_48 。后VTT_PWRGD ＃ （低电平有效）断言，该引脚
成为一个实时输入用于断言掉电（高电平有效） 。
3.3V电源的输出。
2,4,53,54 ， PCI
55
7
8
9
16
PCIF0
FS_A/PCIF1
FS_B/PCIF2
VTT_PWRGD ＃ / PD
10
11
12
13
14,15
17,18,21,
22,23,24,
30,31,32,
33
19,28,34
26,27
20,25,29
35
36
37
41
38
45
44
46
47
48
49
50
VDD_48
PWR
SEL24_48 ＃ / 24_48 I / O， PD ，
选择锁存输入， 24 / 48 - MHz的输出/ 24- / 48 - MHz的输出
M
SE
0 = 48 MHz时， 1 = 24 MHz的
USB48
VSS_48
DOT96T ， DOT96C
SRCT / C
I / O ，
GND
48 MHz的时钟输出。
地用于输出。
O， DIF
固定的96 MHz的时钟输出。
O， DIF
差分串行参考时钟。
输出具有的超频能力。
VDD_SRC
SRCT / C_SATAT / C
VSS_SRC
VDDA
VSSA
IREF
VDD_CPU
VSS_CPU
SCLK
SDATA
VDD_REF
XOUT
XIN
VSS_REF
REF0/FS_C
PWR
GND
PWR
GND
I
PWR
GND
I
I / O
PWR
I
GND
3.3V电源的输出。
地用于输出。
3.3V电源的PLL 。
地面PLL 。
精密电阻连接到该引脚，
其连接到所述内部电流
参考。
3.3V电源的输出。
地用于输出。
SMBus兼容SCLOCK 。
SMBus兼容SDATA 。
3.3V电源的输出。
14.318 MHz的晶振输入。
地用于输出。
O， DIF
差分串行参考时钟。
推荐输出为SATA 。
39,40,42,43 CPUT / C
O， DIF
微分CPU时钟输出。
O， SE
14.318 MHz的晶振输出。
I / O ， SE ，
3.3V容错输入CPU的频率选择/参考时钟。
PD选择测试模式下，如果拉至V
IHFS_C
当VTT_PWRGD ＃为低电平。
请参阅DC电气规格表VILFS_C ， VIMFS_C ， VIHFS_C
特定连接的阳离子。
O， SE ，
3.3V容错输入CPU的频率选择/参考时钟。
PD参见直流电气规格表Vil_FS和Vih_FS规范。
O， SE
3.3V输出看门狗复位。
这个输出是漏极开路型的高（ >100 - K）内部上拉电阻。
51
52
REF1/FS_D
SRESET ＃
1.0版， 2006年11月21日
第21 2
SPECTRALINEAR [ SPECTRALINEAR INC ]
