CY28442-2
CLKREQ ＃ X
SRCT （自由运行）
SRCC （自由运行）
SRCT （停止的）
SRCT （停止的）
图3. CLK_REQ ＃ [A ： B]无效置位/断言波形
CLK_REQ [A ： B] ＃断言（ CLKREQ ＃ -> LOW ）
被停止的所有差分输出恢复正常
运行在无干扰的方式。从最大延迟
断言到有源输出是2到6之间的SRC时钟
周期（ 2个时钟示出）与所有的SRC输出再开始
同时。停止所有的SRC输出必须被驱动为高电平
在10纳秒的CLKREQ ＃ [ 1 ： 0 ]无效到一个更高的电压
超过200毫伏。
CLK_REQ [A ： B] ＃无效置（ CLKREQ ＃ ->高）
的拉高CLKREQ ＃的影响[ A：B ]引脚是所有
这是在控制寄存器中设置要停止的SRC输出
通过对CLKREQ ＃的无效[A ： B]是后停止其
下一个过渡。停止所有的DIF信号的最终状态是
低，既SRCT时钟和SRCC时钟输出将不
驱动。
PD （掉电）澄清
该VTT_PWRGD ＃ / PD引脚是一个双功能引脚。中
初始上电时，该引脚用作VTT_PWRGD ＃ 。一旦
VTT_PWRGD ＃采样为低的时钟芯片，
销假定PD功能。 PD引脚是一个异步
用于关闭所有时钟干净前高有效输入
切断电源的装置。这个信号是同步的
PD
CPUT ， 133MHz的
CPUC ， 133MHz的
SRCT 100MHz的
100MHz的SRCC
USB ， 48MHz的
DOT96T
DOT96C
现有器件内部到断电时钟synthe-
分级机。 PD也是通电的异步输入
系统。当PD被置为高电平，所有的时钟必须
驱动到低电平值和之前的关闭和VCO保持
和晶体振荡器。
PD （掉电）断言
当PD被采样到高由两个连续的上升沿
CPUC ，所有的单端输出将保持低电平，在他们的
下一次高向低转换和差分时钟必须保持
高或三态（取决于控制寄存器的状态
驱动模式位），在下一个时钟差异＃高到低的跳变
在4个时钟周期。当PD的SMBus驱动模式位
对应于该差分（CPU， Src，和DOT）的时钟
感兴趣的输出被编程为“0”时，时钟的输出是
与“差别钟”引脚驱动高2× Iref的，和“差别召开
时钟＃ “三态。如果控制寄存器的PD驱动模式位corre-
应的感兴趣的输出被编程为“1” ，然后
无论是“差别钟”和“差别时钟＃ ”是三态。请注意
下面的例子显示CPUT = 133 MHz和PD驱动模式
='1'的所有差分输出。此图和介绍
适用于有效CPU频率100 ， 133 ，166， 200 ， 266 ，
333和400兆赫。在该PD模式期望的事件
初始上电状态， PD必须能够在更短的置为高电平
不是断言VTT_PWRGD ＃后10秒。
PCI ， 33兆赫
REF
图4.掉电断言时序波形
1.0版， 2006年11月21日
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