CY28443-3
引脚说明
PIN号
1 ， 7 ， 11 ， 21 ， VDD
28, 34, 42, 48
2, 6, 13, 29,
45, 51
3,4
5
VSS
PCI [3： 4]
PCI5/FCTSEL1
名字
TYPE
PWR
GND
3.3V电源。
地面上。
描述
O， SE
33 - MHz时钟。
O， SE
33 - MHz时钟/ 3.3 LVTTL输入用于选择引脚14 ， 15 （ DOT96 [T / C ] ，
PD
27M -非扩散和蔓延）和引脚17,18 （ SRC [T / C ] 0或100M [T / C ] _SST ）
（采样到VTT_PWRGD ＃断言） 。
FCTSEL1 FCTSEL0 PIN码14
引脚15
0
0
DOT96T
DOT96C
0
1
DOT96T
DOT96C
1
0
27M_non传播27M_Spread
1
1
关低
待定
PIN码17
100MT_SST
SRCT0
SRCT0
SRCT0
18 PIN
100MC_SST
SRCC0
SRCC0
SRCC0
8
ITP_SEL/PCIF0
I / O， SE
3.3V LVTTL输入，使SRC [T / C ] 11or CPU [T / C ] 2_ITP / 33 - MHz时钟
输出。
（采样到VTT_PWRGD ＃断言） 。
1 = CPU_ITP ，0 = SRC11
I / O， SE
33 - MHz时钟。
我， PU
3.3V LVTTL输入。
此引脚用于锁存FS电平敏感频闪[C ： A] ，
ITP_SEL ， FCTSEL [1： 0]， SEL_CLKREQ ＃ 。后VTT_PWRGD ＃ （低电平有效）
断言时，该引脚变为用于断言掉电实时输入（有源
HIGH ） 。
3.3V容错输入CPU的频率选择/固定48 MHz的时钟输出。
请参阅DC电气规格表Vil_FS和Vih_FS规范。
9
10
PCIF1
VTT_PWRGD ＃ / PD
12
14, 15
FSA/48M
I / O
O， DIF
固定的96 - MHz差分时钟/单端27 - MHz的时钟。
当
DOT96T/27M_non
配置为27 MHz时，仅在15引脚的时钟包含蔓延。通过选定
传播
FCTSEL [0： 1]在VTT_PWRGD ＃断言。
DOT96C/27M_Spread
FSB
SRC[T/C]0/
100M[T/C]_SST
I
3.3V容错输入CPU的频率选择。
请参阅DC电气规格表Vil_FS和Vih_FS规格
16
17,18
O， DIF
100 - MHz差分串行参考时钟/ 100 - MHz的LVDS差分
时钟。
O， DIF
100 - MHz差分串行参考时钟。
O， DIF
差分串行参考时钟。
推荐输出为SATA 。
I / O， PU
3.3V的LVTTL输入用于使指定的SRC时钟（低有效） / 100- MHz的
串行参考时钟。
默认功能是CLKREQ ＃
19,20,22,23 ， SRC [T / C ]
24,25,30,31
26,27
33,32
SRC[T/C]5_SATA
SRCT9/CLKREQ#A,
SRCC9/CLKREQ#B
36,35
CPUT2_ITP / SRCT11 ， O， DIF
可选的差分CPU / SRC时钟输出。
CPUC2_ITP/SRCC11
ITP_EN = 0 @ VTT_PWRGD ＃断言= SRC11 ，
ITP_EN = 1 @ VTT_PWRGD ＃断言= CPU2_ITP
VDDA
VSSA
IREF
CPU [T / C ] [0 ： 1 ]
SCLK
SDATA
XOUT
XIN
PWR
GND
I
3.3V电源的PLL 。
地面PLL 。
精密电阻连接到该引脚，
其连接到内部
目前的参考。
SMBus兼容SCLOCK 。
SMBus兼容SDATA 。
37
38
39
44,43,41,40
46
47
49
50
O， DIF
微分CPU时钟输出。
I
I / O
OD
I
O， SE
14.318 MHz的晶振输出。
14.318 MHz的晶振输入。
1.0版， 2006年11月20日
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SPECTRALINEAR [ SPECTRALINEAR INC ]
