初步
CY28447
时钟发生器为Intel Calistoga的芯片组
特点
•符合英特尔
®
CK410M
•可选的CPU频率
•差分时钟CPU双
• 100 MHz差分时钟的SRC
• 96 MHz差分时钟点
• 27 MHz的传播和非传播视频时钟
• 48 MHz的USB时钟
• SRC时钟独立通过停止的
CLKREQ ＃[ 1:9 ]
• 96/100 MHz的涂抹差分视频时钟
中央处理器
x2 / x3
SRC
x9/11
PCI
x5
REF
x2
DOT96
x1
USB_48M
x1
液晶显示
x1
27M
x2
• 33 MHz的PCI时钟
•缓冲基准时钟14.318MHz
•低电压频率选择输入
• I
2
支持C具有回读功能
最大•理想利盟扩频资料
电磁干扰（EMI）的减少
• 3.3V电源
• 72引脚QFN封装
框图
XIN
XOUT
SEL_CLKREQ
PCI_STP ＃
CPU_STP ＃
CLKREQ [ 1:9 ]＃
ITP_SEL
FS [C ： A]
14.318M
Hz
水晶
VDD
文献[ 1 ： 0 ]
IREF
VDD
CPUT [0：1 ]
CPUC [ 0 ： 1 ]
VDD
CPUT2_ITP/SRCT10
CPUC2_ITP/SRCC10
VDD
SRCT （1： 9]）
SRCC （1： 9]）
VDD
PCI [1： 4]
VDD_PCI
PCIF0
VDD
SRCT0/100M
T_SST
SRCC0/100M
C_SST
VDD48
27MSpread
VDD48
DOT96T
DOT96C
VDD48
48M
27M
PLL
VTT_PW
RGD ＃ / PD
SDATA
SCLK
I2C
逻辑
引脚配置
CLKREQ9#
CLKREQ8#
SRCT_8
SRCC_8
VSS_SRC
SRCC_7
SRCT_7
VDD_SRC
SRCC_6
SRCT_6
CLKREQ6#
SCRC_5
SRCT_5
SCRC_4
SRCT_4
CLKREQ4#
SRCC_3
SRCT_3
72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55
PLL参考
中央处理器
PLL
分频器
LVDS
PLL
FCTSEL1
分频器
VDD_SRC
SRCC_9
SRCT_9
VSS_SRC
CPUC2_ITP / SRCC_10
CPUT2_ITP / SRCT_10
VDDA
VSSA
IREF
CPUC1
CPUT1
VDD_CPU
CPUC0
CPUT0
VSS_CPU
SCLK
SDATA
VDD_REF
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36
54
53
52
51
50
49
48
47
CY28447
46
45
44
43
42
41
40
39
38
37
VDD_SRC
SRCC_2
SRCT_2
SRCC_1
SRCT_1
VDD_SRC
SRCC_0 / LCD100MC
SRCT_0 / LCD100MT
CLKREQ1#
FSB / TEST_MODE
DOT96C / 27M_SS
DOT96T / 27M_NSS
VSS_48
48M / FSA
VDD_48
VTT_PWRGD ＃ / PD
CLKREQ7#
PCIF0/ITP_SEL
分频器
分频器
VDD48
27MNon-spread
1.0版， 2006年11月20日
2200 LAURELWOOD路，圣克拉拉， CA 95054
联系电话： （ 408 ） 855-0555
传真： （ 408 ） 855-0550
XOUT
XIN
VSS_REF
REF1
REF0 / FSC_TEST_SEL
CPU_STP ＃
PCI_STP ＃
CLKREQ2#
PCI1
CLKREQ3#
CLKREQ5#
VDD_PCI
VSS_PCI
PCI2
PCI3
PCI4 / FCTSEL1
VSS_PCI
VDD_PCI
固定
PLL
分页： 21 1
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