CY28800
tstable
<1毫秒
PWRDWN
DIFT
DIFC
Tdrive_PwrDwn ＃
<300 S， >200毫伏
图4. PWRDWN无效置图， OE_INV = 1
表4.缓冲电状态机
状态
0
1
2
[5]
3
[2, 3, 4]
缓冲3.3V电源关闭
经过检测3.3V电源，以超越1.8V - 2.0V ，缓冲区进入状态1和启动0.2毫秒， 0.3毫秒的延迟
缓冲等待的无效PWRDWN
（并在SRC_IN输入一个有效的时钟，如果在PLL模式）
使能正常工作输出（ PLL锁定到SRC_IN输入放心在PLL模式）
描述
图5.缓冲电状态图
[1]
SRC_STP澄清
该SRC_STP信号是用于清洁一个异步输入
停止和启动DIFT / C输出。该输入可以是
基于对拮据的价值高有效或低
OE_INV输入。该SRC_STP信号的去抖信号
它的国家必须在连续两个保持不变
迪拜国际金融中心的上升沿被确认为有效的断言或
的无效。 （此信号的断言和的无效是
绝对异步的。 ）另外，当输出
通过OE控制禁止，输出永远是三态
不管SRC_STP驱动模式寄存器位的状态。
表5. SRC_STP功能
[6]
OE_INV
0
0
1
1
SRC_STP
1
0
1
0
DIFT
正常
IREF * 6或浮动
IREF * 6或浮动
正常
DIFC
正常
低
低
正常
注意事项：
1.禁用SRCT_IN输入时钟前PWRDWN的说法是一个未定义的模式，不推荐使用。操作在该模式下，可能会导致毛刺
过度的频移。
2.从电源的总电延迟到有源输出全部是小于1毫秒（假定一个有效的时钟上存在SRC_IN输入）。
3. LOCK输出是复位以PWRDWN的断言或当VDD<1.8V一个锁存信号。
必须采取4.特别注意确保无异常时钟行为的断言PLL锁定后发生（即过冲/下冲是允许的） 。
5.在PLL模式，如果电源是有效的， PWRDWN为无效，但没有输入时钟存在于SRC_IN输入， DIF时钟将保持禁用。只有在有效的
输入时钟检测，有效的力量， PWRDWN无效的PLL锁定和稳定，是使DIF输出。
6.当OE为低电平的情况下，输出将总是三态不管SRC_STP驱动模式寄存器的位的状态。
1.0版， 2006年11月21日
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