CY28RS600
时钟发生器为ATI
特点
•支持Intel CPU
•可选的CPU频率
•差分CPU时钟对（ 30 ％以上/ 10 ％下
主频）
• 100 MHz差分ATI显卡的时钟（ 100 ％
根据以上主频/ 10 ％ ）
•超过100 MHz差分时钟的SRC （ 10 ％ /下
主频）
RS5XX ， 6XX芯片组
• 48 MHz的USB时钟
• I
2
支持C具有回读功能
最大•理想利盟扩频资料
电磁干扰（EMI）的减少
• 3.3V电源
• 64引脚TSSOP封装
中央处理器
x3
SRC
x8
ATIG
X4
REF
x3
USB_48
x2
框图
引脚配置
VDD_REF
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
64
63
62
61
60
59
58
57
56
55
54
53
52
51
VSS_REF
FSA_REF0
FSB_REF1
FSC_REF2
RESET_IN ＃
CPU_STOP ＃
CPUT0
CPUC0
VDD_CPU
VSS_CPU
CPUT1
CPUC1
CPUT2
CPUC2
VDDA
VSSA
VSSSRC
SRCT0
SRCC0
VSS_SRC
VDD_SRC
ATIGT0
ATIGC0
ATIGT1
ATIGC1
VDD_ATIG
VSS_ATIG
ATIGT2
ATIGC2
ATIGT3
ATIGC3
CLKREQC ＃
XIN
XOUT
14.318MHz
水晶
PLL参考
VDD
文献[ 0 ： 2 ]
VDD_CPU
CPUT [0： 2]
CPUC [0： 2]
XIN
XOUT
VDD48
USB48_0
USB48_1
VSS48
VTTPWRGD ＃ / PD
中央处理器
PLL
CLKREQ ＃ [C ： A]
RESET_IN ＃
FS [C ： A]
SRC
PLL
分频器
SCLK
SDATA
CLKREQA ＃
分频器
VSS_SRC
SRCT6
SRCC6
SRCT5
CY28RS600
VDD_ATIG
ATIGT [0：3 ]
ATIGC [0：3 ]
SRCT7
SRCC7
VDD_SRC
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
SRC
PLL
分频器
VDD_SRC
SRCT [0：7 ]
SRCC [0：7 ]
SRCC5
SRCT4_SATAT
SRCC4_SATAC
VSS_SRC
VDD_SRC
SRCT3
固定
PLL
VTT_PWRGD ＃ / PD
SDATA
SCLK
I2C
逻辑
分频器
VDD48
USB48 [1：0 ]
SRCC3
SRCT2
SRCC2
VDD_SRC
VSS_SRC
SRCT1
SRCC1
CLKREQB ＃
64 TSSOP
1.0版， 2006年11月22日
2200 LAURELWOOD路，圣克拉拉， CA 95054
联系电话： （ 408 ） 855-0555
传真： （ 408 ） 855-0550
第17页1
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