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CY2SSTU877BVXC-32 参数 Datasheet PDF下载

CY2SSTU877BVXC-32图片预览
型号: CY2SSTU877BVXC-32
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内容描述: 1.8V , 500MHz的10 -输出符合JEDEC标准零延迟缓冲器 [1.8V, 500MHz 10-Output JEDEC-Compliant Zero Delay Buffer]
分类和应用: 逻辑集成电路驱动
文件页数/大小: 8 页 / 136 K
品牌: SPECTRALINEAR [ SPECTRALINEAR INC ]
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CY2SSTU877
1.8V , 500兆赫, 10路输出符合JEDEC标准零延迟缓冲器
特点
•工作频率: 125 MHz至500 MHz的
•支持DDRII SDRAM
• 1至10差分时钟缓冲器( SSTL_18 )
•扩频兼容
•低抖动(周期到周期) : 40 ps的
•极低的输出至输出偏斜: 40 ps的
•自动断电功能,当输入为低电平
- 1.8V工作
•完全符合JEDEC标准( JESD 82-8 )
• 52球BGA
分配一个差分时钟输入对( CK , CK # )以10 differ-
无穷区间对时钟输出( Y [ 0 : 9 ] , Y# [ 0 : 9 ] )和一个差分
对反馈时钟输出( FBOUT , FBOUT # ) 。
输入时钟( CK , CK # ) ,反馈时钟( FBIN ,
FBIN # ),则LVCMOS (OE ,操作系统) ,以及模拟电源输入
( AVDD )控制时钟输出。
在CY2SSTU877时钟驱动的PLL使用的输入
时钟( CK,CK #)和反馈时钟( FBIN , FBIN # ),以
提供高性能,低偏移,低抖动输出differ-
无穷区间的时钟( Y [ 0 : 9 ] , Y# [ 0 : 9 ] ) 。该CY2SSTU877还能够
跟踪扩频时钟( SSC ) ,从而降低EMI 。
当AVDD接地, PLL被关闭和绕过
用于测试目的。当两个时钟信号( CK,CK # )的逻辑
低电平时,器件将进入低功耗模式。输入逻辑
在差分输入检测电路中,独立于
输入缓存器,将检测到逻辑低电平,并执行
低功耗状态,所有输出,反馈,和PLL
为OFF 。当从两者都是逻辑低输入转换
到是差分信号, PLL将被重新打开时,
输入和输出将被启用和PLL将获得
反馈时钟对之间的相位锁定( FBIN , FBIN # )
与输入时钟对( CK,CK # )指定stabili-内
矩阵特殊积时间t
L
.
功能说明
该CY2SSTU877是一款高性能,低偏移,低抖动
零延迟缓冲器设计,分发差分时钟在
高速应用。
此锁相环(PLL)的时钟缓冲器被设计为一个
V
DD
1.8V的,一个AV
DD
1.8V和SSTL18差分数据的
输入和输出电平。该装置是一个零延迟缓冲器
框图
引脚配置
1
A
B
C
D
E
F
G
H
J
K
CLKT1
CLKC1
CLKC2
CLKT2
CLK_INT
CLK_INC
AGND
AVDD
CLKT3
CLKC3
2
CLKT0
GND
GND
VDDQ
VDDQ
VDDQ
VDDQ
GND
GND
CLKC4
3
CLKC0
GND
NB
VDDQ
NB
NB
VDDQ
NB
GND
CLKT4
4
CLKC5
GND
NB
VDDQ
NB
NB
VDDQ
NB
GND
CLKT9
5
CLKT5
GND
GND
OS
VDDQ
OE
VDDQ
GND
GND
CLKC9
6
CLKT6
CLKC6
CLKC7
CLKT7
FB_INT
FB_INC
FB_OUTC
FB_OUTT
CLKT8
CLKC8
52 BGA
1.0版, 2006年11月21日
2200 LAURELWOOD路,圣克拉拉, CA 95054
联系电话: ( 408 ) 855-0555
传真: ( 408 ) 855-0550
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