CY2SSTV16857
14位寄存缓冲器PC2700- / PC3200兼容
特点
•差分时钟输入高达280 MHz的
•支持上的RESET引脚LVTTL电平转换
•输出驱动程序已经控制边沿速率，所以没有
外部电阻器是必需的
•两个KV ESD保护
•闭锁性能超过100mA的： JESD78 ， II类
•符合JEDEC STD （ JESD82-3 ）的缓冲DDR
的DIMM
• 48引脚TSSOP
当RESET为低时，差分输入接收器
残疾人和无驱动（浮动）的数据，时钟和电压REF
输入被允许。另外，当RESET为低时，所有的
寄存器复位，所有输出强制为低电平状态。该
LVCMOS RESET输入必须在一个有效的逻辑举行
高或低的水平。
为了保证前一个稳定的寄存器定义的输出
时钟已经被提供时，复位必须在低举行
上电时的状态。
在DDR DIMM的注册申请，指定RESET复位
是完全异步相对于CLK和CLK 。
因此，没有时序关系之间可以保证
二。当进入复位，寄存器将被清除，
的输出将被驱动为低电平，很快，相对于时间对
禁用差分输入接收器，从而确保没有
毛刺上的输出。然而，走出复位时，该
寄存器将被激活很快，相对于时间对
使差分输入接收器。只要数据
输入为低时，和在从该时间的时钟稳定
低到高的RESET过渡，直到输入接收器
完全启用，设计必须保证输出将
仍然很低。
描述
这14位注册缓冲区为2.3V至专
2.7V V
DD
操作和特点是操作从
0 ° C至+ 85°C 。
所有输入均与JEDEC标准兼容
SSTL_2 ，除了LVCMOS复位（ RESET ）输入。所有输出
是SSTL_2 ， II级兼容。
该SSTV16857从差分时钟（ CLK和
CLK ） 。数据处测量的CLK变为高电平的交叉，
和CLK变低。
框图
引脚配置
Q1
Q2
VSS
VDDQ
Q3
Q4
Q5
VSS
VDDQ
Q6
Q7
VDDQ
VSS
Q8
Q9
VDDQ
VSS
Q10
Q11
Q12
VDDQ
VSS
Q13
Q14
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
D1
D2
VSS
VDD
D3
D4
D5
D6
D7
CLK
CLK
VDD
VSS
VREF
RESET
D8
D9
D10
D11
D12
VDD
VSS
D13
D14
RESET
CLK
CLK
VREF
D1
1D
C1
R
Q1
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1.0版， 2006年11月21日
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