SL23EP04
开关电气特性（ I级和VDD = 2.5V - 续）
除非另有说明， VDD = 2.5V +/- 10 ％ ， CL = 15pF的和环境温度范围-40至+ 85°C
周期到周期抖动
（-1与-2版本）
周期到周期抖动
（ -1H和-2H版本）
PLL锁定时间
CCJ1
FOUT = 66.6 MHz和CL = 15pF的
FOUT = 133.3 MHz和CL = 15pF的
CCJ2
TLOCK
FOUT = 66.6 MHz和CL = 15pF的
FOUT = 166.6 MHz和CL = 15pF的
从0.95VDD和有效CLKIN
-
-
-
-
-
80
70
70
60
-
160
140
140
120
1.0
ps
ps
ps
ps
ms
外部元件&设计注意事项
典型应用原理图
意见和建议
去耦电容：
0.1 F A去耦电容必须VDD和VSS引脚之间使用。将
电容在PCB上尽可能靠近VDD引脚放置的元件侧。 PCB走线到VDD引脚和
到GND通过应保持尽可能的短。去耦电容和VDD之间不要使用过孔
引脚。
系列终端电阻：
一系列的终端电阻，建议如果输出之间的距离
clocks and the load is over 1 �½ inch. Place the series termination resistors as close to the clock outputs as possible.
零延迟和偏移控制：
所有输出和CLKIN引脚应加载相同的负载，实现“零
在CLKIN和输出之间的延迟“ 。该FBK引脚连接到内部PLL芯片上的反馈和
应外部连接到其中一个输出时钟。对于需要零输入/输出延迟的应用中，负载
在所有输出管脚包括FBK销必须是相同的。如果需要进行任何延迟调整时，电容在
的FBK销可以被增加或减少，增加或减少行A和B的时钟之间的延迟
相对于CLKIN 。最小引脚对引脚歪斜，在所有的银行甲乙时钟外部负载必须相同。
另外，上升和下降在CLKIN引脚上的参考时钟的时间应该是类似的上升和下降时间
CLKA和CLK B组的输出。
1.1版， 2007年5月25日
第12页14
SPECTRALINEAR [ SPECTRALINEAR INC ]
