W150
440BX AGPset扩频频率合成器
特点
•最大化的电磁干扰（ EMI）的
抑制使用赛普拉斯的扩频
技术
•单芯片系统频率合成器的英特尔
®
440BX AGPset
•三份CPU输出
•七份PCI输出
•一个48 MHz的输出， USB /个24兆赫的SIO
•双缓冲基准输出
•两个输出IOAPIC
• 17 SDRAM输出提供了四个DIMM支持
•支持频率高达150 MHz
• SMBus接口进行编程
•电源管理控制输入
表1模式输入表
模式
0
1
表2.引脚可选频率
输入地址
FS3 FS2 FS1 FS0
1
1
1
1
1
1
1
0
1
1
0
1
1
1
0
0
1
0
1
1
1
0
1
0
1
0
0
1
1
0
0
0
0
1
1
1
0
1
1
0
0
1
0
1
0
1
0
0
0
0
1
1
0
0
1
0
0
0
0
1
0
0
0
0
CPU_F ，1:2
（兆赫）
133.3
124
150
140
105
110
115
120
100
133.3
112
103
66.8
83.3
75
124
PCI_F ， 0：5
（兆赫）
33.3 （CPU / 4）的
31 （CPU / 4）
37.5 （CPU / 4）的
35 （CPU / 4）
35 （CPU / 3）
36.7 （ CPU / 3 ）
38.3 （ CPU / 3 ）
40 （CPU / 3）
33.3 （CPU / 3）
44.43 （CPU / 3）
37.3 （ CPU / 3 ）
34.3 （CPU / 3）
33.4 （ CPU / 2 ）
41.7 （ CPU / 2 ）
37.5 （CPU / 2）
41.3 （ CPU / 3 ）
3脚
PCI_STOP ＃
REF0
关键的特定连接的阳离子
CPU周期到周期抖动： .......................................... 250 PS
CPU到CPU输出偏斜： ......................................... 175 PS
PCI到PCI输出偏斜： ............................................ 500 PS
SDRAMIN到SDRAM0 ： 15延迟： .......................... 3.7纳秒（典型值） 。
V
DDQ3
: ..................................................................... 3.3V±5%
V
DDQ2
: ..................................................................... 2.5V±5%
SDRAM0 ： 15 （线索），以SDRAM_F歪斜： ............. 0.4纳秒（典型值） 。
逻辑框图
VDDQ3
REF0/(PCI_STOP#)
X1
X2
XTAL
OSC
REF1/FS2
PLL的参考频率
停止
时钟
控制
引脚配置
[1]
VDDQ3
REF1/FS2
REF0/(PCI_STOP#)
GND
X1
X2
VDDQ3
PCI_F / MODE
PCI0/FS3
GND
PCI1
PCI2
PCI3
PCI4
VDDQ3
PCI5
SDRAMIN
SDRAM11
SDRAM10
VDDQ3
SDRAM9
SDRAM8
GND
SDRAM15
SDRAM14
GND
SDATA
SCLK
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
VDDQ2
IOAPIC0
IOAPIC_F
GND
CPU_F
CPU1
VDDQ2
CPU2
GND
CLK_STOP ＃
SDRAM_F
VDDQ3
SDRAM0
SDRAM1
GND
SDRAM2
SDRAM3
SDRAM4
SDRAM5
VDDQ3
SDRAM6
SDRAM7
GND
SDRAM12
SDRAM13
VDDQ3
24MHz/FS0
48MHz/FS1
I / O引脚
控制
CLK_STOP ＃
VDDQ2
IOAPIC_F
IOAPIC0
VDDQ2
CPU_F
W150
PLL 1
÷2,3,4
停止
时钟
控制
CPU1
CPU2
VDDQ3
PCI_F / MODE
PCI0/FS3
PCI1
PCI2
PCI3
停止
时钟
控制
SDATA
SCLK
SMBUS
逻辑
PCI4
PCI5
VDDQ3
PLL2
停止
时钟
控制
48MHz/FS1
24MHz/FS0
VDDQ3
SDRAM0 ： 15
16 SDRAM_F
注意：
1. 1.内置上拉电阻不应加以依赖于设置I / O引脚为高电平。引脚功能
由MODE引脚电阻捆扎确定括号。不像其他的I / O引脚，输入
FS3有内部下拉电阻。
SDRAMIN
1.0版， 2006年11月24日
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