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W209C 参数 Datasheet PDF下载

W209C图片预览
型号: W209C
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内容描述: 频率发生器集成的核心逻辑与133MHz外频 [Frequency Generator for Integrated Core Logic with 133MHz FSB]
分类和应用:
文件页数/大小: 15 页 / 229 K
品牌: SPECTRALINEAR [ SPECTRALINEAR INC ]
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W209C
频率发生器集成的核心逻辑与133MHz外频
特点
•采用Cypress的传播最大化EMI抑制
频谱技术
•低抖动和严格控制的时钟偏差
•需要高度集成的器件提供时钟
的CPU,核心逻辑电路,而SDRAM的
•两份CPU时钟
• 9份SDRAM时钟
•八份PCI时钟
•同步APIC时钟的一个副本
•两份66 MHz的输出
•两份48 MHz的输出
•可选的24份复印或48 MHz的时钟
•双强14.31818 MHz参考复印件一份
时钟
•掉电控制
• SMBus接口用于关闭未使用的时钟
表1.频率选择
FS3 FS4 FS2 FS1 FS0
0
0
0
0
0
0
0
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1
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0
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0
1
0
1
0
1
0
1
0
1
0
1
0
1
中央处理器
75.3
95.0
129.0
150.0
150.0
110.0
140.0
144.0
68.3
105.0
138.0
140.0
66.8
100.2
133.6
133.6
157.3
160.0
146.6
122.0
127.0
122.0
117.0
114.0
80.0
78.0
166.0
160.0
66.6
100.0
133.3
133.3
SDRAM 3V66
113.0
95.0
129.0
113.0
150.0
110.0
140.0
108.0
102.5
105.0
138.0
105.0
100.2
100.2
133.6
100.2
118.0
120.0
110.0
91.5
127.0
122.0
117.0
114.0
120.0
117.0
166.0
160.0
100.0
100.0
133.3
100.0
75.3
63.3
86.0
75.3
73.0
93.3
72.0
68.3
70.0
92.0
70.0
66.8
66.8
89.1
66.8
78.6
80.0
73.3
61.0
84.6
81.3
78.0
76.0
80.0
78.0
55.3
53.3
66.6
66.6
88.9
66.6
PCI
37.6
31.6
43.0
37.6
36.6
46.7
36.0
34.1
35.0
46.0
35.0
33.4
33.4
44.4
33.4
39.3
40.0
36.6
30.5
42.3
40.6
39.0
38.0
40.0
39.0
27.6
26.7
33.3
33.3
44.4
33.3
APIC
18.8
15.8
21.5
18.8
25.0
18.3
23.3
18.0
17.0
17.5
23.0
17.5
16.7
16.7
22.2
16.7
19.6
20.0
18.3
15.2
21.1
20.3
19.5
19.0
20.0
19.5
13.8
13.3
16.6
16.6
22.2
16.6
SS
关闭
–0.6%
关闭
关闭
关闭
关闭
关闭
关闭
关闭
关闭
关闭
关闭
±0.45%
±0.45%
±0.45%
±0.45%
关闭
关闭
关闭
–0.6%
关闭
–0.6%
关闭
关闭
关闭
关闭
关闭
关闭
–0.6%
–0.6%
–0.6%
–0.6%
100.0 50.0
关键的特定连接的阳离子
CPU , SDRAM输出的周期到周期抖动: ............. 250 PS
APIC , 48兆赫, 3V66 , PCI输出
周期到周期抖动: ........................................... ........ 500 PS
CPU , 3V66输出偏斜: ............................................ 175 PS
SDRAM , APIC , 48 - MHz输出偏斜: ........................ 250 PS
PCI输出偏斜: .............................................. .......... 500 PS
CPU到SDRAM偏移( @ 133 MHz)的....................... ±0.5纳秒
CPU到SDRAM偏移( @ 100MHz)的................. 4.5至5.5纳秒
CPU为3V66偏移( @ 66兆赫) ........................ 7.0〜 8.0纳秒
3V66到PCI歪斜( 3V66铅) ........................... 1.5〜 3.5纳秒
PCI到APIC斜.............................................. ....... ±0.5纳秒
框图
VDDQ3
X1
X2
XTAL
OSC
PLL的参考频率
REF2X/FS3*
引脚配置
REF2x/FS3*
VDDQ3
X1
X2
GND
VDDQ3
3V66_0
3V66_1
GND
FS0*/PCI0
FS1*/PCI1
FS2*/PCI2
GND
PCI3
PCI4
VDDQ3
PCI5
PCI6
PCI7
GND
48MHz_0
FS4*/48MHz_1
SI0/24_48#MHz*
VDDQ3
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
[1]
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
VDDQ2
APIC
VDDQ2
CPU0
CPU1
GND
VDDQ3
SDRAM0
SDRAM1
SDRAM2
GND
SDRAM3
SDRAM4
SDRAM5
VDDQ3
SDRAM6
SDRAM7
DCLK
GND
PWRDWN #
^
SCLK
VDDQ3
GND
SDATA
VDDQ2
SDATA
SCLK
SMBUS
逻辑
( FS0 : 4 * )
分频器,
延迟,
控制
逻辑
CPU0 : 1
2
APIC
VDDQ3
2
W209C
3V66_0:1
FS0*/PCI0
FS1*/PCI1
FS2*/PCI2
PLL 1
5
PCI3 : 7
SDRAM0 : 7
DCLK
VDDQ3
48MHz_0
PWRDWN #
8
PLL2
/2
FS4*/48MHz_1
SI0/24_48#MHz*
注意:
1.内部上拉或下拉电阻上存在输入标有
*或^分别。设计不应该仅仅依靠内部上拉或
下拉电阻分别设置I / O引脚高电平或低电平。
1.0版, 2006年11月20日
2200 LAURELWOOD路,圣克拉拉, CA 95054
联系电话: ( 408 ) 855-0555
传真: ( 408 ) 855-0550
分页: 15 1
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