FlashFlex51 MCU
SST89E52RD2 / SST89E54RD2 / SST89E58RD2 / SST89E516RD2
SST89V52RD2 / SST89V54RD2 / SST89V58RD2 / SST89V516RD2
初步规格
2.1引脚说明
表
符号
P0[7:0]
2-1: P
IN
D
ESCRIPTIONS
(1
OF
2)
TYPE
1
I / O
姓名和职务
端口0 ：
P0口是一个8位漏极开路双向I / O口。作为一个输出口的每个引脚可
沉几种LS TTL输入。端口0引脚浮具有'1'写入到其中的，并在此状态下
可作为高阻抗输入。 P0口还复低位地址和
数据总线时访问外部存储器。在这种应用中，它使用强大的内部上拉
UPS过渡到V时，
OH 。
P0口外部主机在接收到的字节码
在外部主机模式验证模式编程，并输出码字节。
在程序的验证，需要外部上拉电阻。
P1[7:0]
I / O和内部
端口1 ：
端口1是一个8位双向I / O和内部上拉电阻的端口。端口1输出缓冲的
引体向上
器可以驱动LS TTL输入。端口1引脚拉高由内部上拉电阻，当“1”
被写入到其中，并可以被用作在该状态下输入。作为输入使用时， P1口是
外部拉低，因为内部上拉的时将输出电流。 P1 [ 5，6， 7]有
16毫安大电流驱动。端口1期间也接收低位地址字节
外部主机模式编程和VERI网络阳离子。
I / O
I
I
I / O
T2:
外部计数输入到定时器/计数器2时钟输出定时器/计数器2
T2EX ：
定时器/计数器2捕捉/重装触发和方向控制
ECI ：
PCA定时器/计数器外部输入：
这个信号是外部时钟输入PCA定时器/计数器。
CEX0 ：
比较/捕获模块的外部I / O
每个比较/捕获模块连接到端口1引脚用于外部I / O 。当不使用
在PCA ，该引脚可处理标准I / O 。
SS#:
主输入或从机输出的SPI 。
OR
CEX1 ：
比较/捕获模块的外部I / O
MOSI ：
主输出线，从机输入线SPI
OR
CEX2 ：
比较/捕获模块的外部I / O
MISO ：
主输入线，从机输出线SPI
OR
CEX3 ：
比较/捕获模块的外部I / O
SCK ：
主时钟输出，支持SPI从时钟输入线
OR
CEX4 ：
比较/捕获模块的外部I / O
P1[0]
P1[1]
P1[2]
P1[3]
P1[4]
I / O
P1[5]
I / O
P1[6]
I / O
P1[7]
I / O
P2[7:0]
I / O和内部
端口2 ：
端口2是一个8位双向I / O和内部上拉电阻的端口。端口2引脚拉高
引体向上
通过当“1”被写入到其中，并可以被用作在本输入内部上拉高
状态。作为输入使用时， P2口被外部电路拉低时将输出由于目前
内部上拉电阻。端口2发送过程中从外部亲取高位地址字节
程序存储器，并在使用16位地址的外部数据存储器访问
（ MOVX @ DPTR ） 。在这种应用中，转换时使用强大的内部上拉
V
OH
。口也接收一些控制信号和部分高地址位很好地协同
荷兰国际集团的外部主机模式编程和校验。
I / O和内部
端口3 ：
端口3是一个具有内部上拉电阻的8位双向I / O口。端口3输出缓冲的
引体向上
器可以驱动LS TTL输入。端口3引脚拉高由内部上拉电阻，当“1”
被写入到其中，并可以被用作在该状态下输入。作为输入使用时， P3口是
外部拉低，因为内部上拉的时将输出电流。端口3也
外部期间接收一些控制信号和部分高阶地址位的
主机模式编程和验证。
I
O
I
RxD端：
通用异步接收器/发送器（ UART ） - 接收输入
的TxD ：
UART - 发送输出
INT0 ＃ ：
外部中断0输入
S71255-00-000
3/04
P3[7:0]
P3[0]
P3[1]
P3[2]
©2004硅存储技术公司
9
SST [ SILICON STORAGE TECHNOLOGY, INC ]
