SM39R04G1
内嵌
4KB
具有
ISP
功½的
Flash
和
256B RAM
的
8
½控制器
4. CPU结构
SM39R04G1结构由以下四部分组成：
a.
控制单元
b.
算法-逻辑单元
c.
存储器控制单元
d. RAM和SFR控制单元
SM39R04G1结构允许接受来自程序存储器的指令并与RAM或SFR做数据处理，以下各段详细叙述了主要功½寄存器。
Mnemonic
ACC
B
PSW
SP
DPL
DPH
DPL1
DPH1
AUX
IFCON
4.1.
Description
Accumulator
B register
Program status
word
Stack Pointer
Data pointer low 0
Data pointer high
0
Data pointer low 0
Data pointer high
0
Auxiliary register
Interface control
register
累加器
Direct
E0h
F0h
D0h
81h
82h
83h
84h
85h
91h
8Fh
BRGS
-
-
CDPR
-
-
Bit 7
ACC.7
B.7
CY
Bit 6
Bit 5
8051 Core
ACC.6 ACC.5
B.6
B.5
AC
F0
Bit 4
ACC.4
B.4
Bit 3
ACC.3
B.3
Bit 2
ACC.2
B.2
OV
Bit 1
ACC.1
B.1
PSW.1
Bit 0
ACC.0
B.0
P
RESET
00H
00H
00H
07H
00H
00H
00H
00H
PINTS[1:0]
-
-
DPS
ISPE
00H
00H
RS[1:0]
SP[7:0]
DPL[7:0]
DPH[7:0]
DPL1[7:0]
DPH1[7:0]
PTS[1:0]
-
-
ACC是一个累加器，大部分单操½指令的一个操½数取自累加器.
Mnemonic: ACC
7
6
ACC.7 ACC.6
Address: E0h
0
Reset
ACC.0
00h
5
ACC05
4
ACC.4
3
ACC.3
2
ACC.2
1
ACC.1
ACC[7:0]: The A (or ACC) register is the standard 8052 accumulator.
4.2.
B
寄存器
B寄存器被用于乘法或除法指令，也可½为一般寄存器以存储临时数据.
Mnemonic: B
7
6
B.7
B.6
Address: F0h
0
Reset
B.0
00h
5
B.5
4
B.4
3
B.3
2
B.2
1
B.1
B[7:0]: The B register is the standard 8052 register that serves as a second accumulator.
本说明书如有修改，恕不另行通知，请接½您的销售代理商以获取最新版本信息。
ISSFD-M054
19
Ver.H
SM39R04G1
08/2013
SYNCMOS [ SYNCMOS TECHNOLOGIES,INC ]
