SM39R04G1
内嵌
4KB
具有
ISP
功½的
Flash
和
256B RAM
的
8
½控制器
各封装引脚配½
INT0/T0/RXD/P3.0
INT1/T1/TXD/P3.1
P1.2/XTAL2
P1.3/XTAL1
INT0/P3.2
INT1/P3.3
VSS
INT0/T0/RXD/P3.0
INT1/T1/TXD/P3.1
P1.2/XTAL2
P1.3/XTAL1
INT0/P3.2
INT1/P3.3
VSS
1
2
3
4
5
6
7
1
(14L PDIP Top View)
SM39R04G1ihhNP
14
13
12
11
10
9
8
14
yymmv
VCC
P3.7/INT1/T1
RESET(default)/P3.6/INT0/T0
P3.5/T1
P3.4/T0
P1.1/SCL
P1.0/SDA
VCC
P3.7/INT1/T1
RESET(default)/P3.6/INT0/T0
P3.5/T1
P3.4/T0
P1.1/SCL
P1.0/SDA
SyncMOS
SM39R04G1i
(14L SOP Top View)
2
3
4
5
6
7
13
SyncMOS
12
11
10
9
8
INT0/T0/RXD/P3.0
INT1/T1/TXD/P3.1
XTAL2/P3.2
XTAL1/P3.3
VSS
1
10
9
8
7
6
VCC
P3.7/INT1/T1
RESET(default)/P3.6/INT0/T0
P3.5/SCL
P3.4/SDA
SM39R
04G1i
(10L MSOP)
2
3
4
5
附注：
1.
管脚
Reset/P3.6
于出厂时设½为
RESET
脚，½用者需于上电时将此管脚½½。½用者可于刻½时将此管脚定义为一
般
I/O(P3.6)。
2.
为避免偶然的情况下进入
ISP
刻½状态(参考第
13.4
单元)，在上电时必须确保没有连续的脉冲信号在管脚
P3.0
及管
脚”ISP 启动管脚”
(14L
在
P3.7，10L
在
P3.3)必须½高。
3.
于½用
ICP
刻½功½时，用户如果定义管脚
SDA
及
SCL
为一般
I/O
½用，必须设计成双向
I/O。
本说明书如有修改，恕不另行通知，请接½您的销售代理商以获取最新版本信息。
ISSFD-M054
4
Ver.H
SM39R04G1
08/2013
SYNCMOS [ SYNCMOS TECHNOLOGIES,INC ]
