73M1903C
调制解调器模拟前端
数据表
引脚说明
该TERIDIAN 73M1903C调制解调器模拟前端（ AFE ） IC采用32引脚QFN封装。该
下表描述了每个引脚的功能。有三对电源引脚， VPA
（模拟） ， VPD （数字）和VPPLL （PLL） 。它们应该从供给源可以分别耦
为了隔离从模拟电路芯片内部的数字噪声。 VPPLL可以直接
连接到VPD 。未能充分隔离和分离这些物资将危及设备
性能。
引脚名称
越南盾
VNA
VPD
VPA
VPPLL
VNPLL
TYPE
GND
GND
PWR
PWR
PWR
PWR
针＃
1, 22
16
2, 25
9
20
17
描述
消极的数字地
负模拟地
正数字电源
正模拟电源
正PLL电源，用VPD共享
负PLL地面
主复位。当该引脚为逻辑0时所有寄存器复位到其
默认状态;弱拉高默认。低脉冲长度超过100ns的
是需要复位器件。该设备将在100us的准备后，
该引脚为逻辑1状态。
晶体振荡器的输入。当提供一个外部时钟源，驱动
OSCIN 。
晶振电路输出引脚。
软件定义数字输入/输出引脚。
接收模拟负输入。
接收模拟正输入。
传输模拟输出负1
传输模拟输出负2
传输模拟正输出1
传输模拟正输出2
串行接口的时钟。随着主模式和SCLK连续选择，
频率= 256 * FS（ = 2.4576MHz的FS = 9.6kHz ） 。对于从模式，该引脚
必须通过一个电阻（ <4.7kΩ ）被拉低。
串行数据输出（或输入到主机） 。
串行数据输入（或从主机输出）
帧同步。 （低电平有效）
帧同步的类型。 0 =后期（模式0 ） ; 1 =早期（模式1 ） 。弱拉
高 - 默认
FS控制后，在SCLK的行为。开放，弱拉高= SCLK
连续的;绑低=每读/写周期32个时钟周期。
延迟帧同步，以支持额外的菊花链模式
73M1903C设备
RST
I
26
OSCIN
OSCOUT
GPIO(0-7)
RXAN
RXAP
TXAN1
TXAN2
TXAP1
TXAP2
SCLK
SDOUT
SDIN
FS
TYPE
SckMode
消防处
I
O
I / O
I
I
O
O
O
O
I / O
O
I
O
I
I
O
19
18
3, 4, 5, 6, 23 24,
30, 31
14
15
10
11
12
13
8
32
29
7
27
28
21
表1 ： QFN 32引脚说明
第4页： 46
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修订版4.3
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