THC63LVD824 _Rev2.0
THC63LVD824
单人（为135MHz ） /双（ 170MHz的）链接LVDS接收器XGA / SXGA / SXGA + / UXGA
概述
该THC63LVD824接收机被设计为支持
主机和平板之间的单链路传输
显示高达SXGA +的分辨率和双链路传输
主机和平板之间的任务显示最多
UXGA分辨率。该THC63LVD824转换
LVDS数据流回的CMOS / TTL数据48bits
与下降沿，上升沿，时钟，方便
与各种液晶显示面板控制器。
在单链路，数据传输的时钟频率
为135MHz ，将RGB数据48bits在一个传输
每个LVDS通道945Mbps的效率。利用
为135MHz的时钟，数据吞吐量是472Mbytes每
第二个。
在双链路，数据传输的85MHz的时钟频率，
的RGB数据48bits以有效速率发送
每个LVDS通道595Mbps 。使用85MHz的时钟，
的数据吞吐量是每秒595Mbytes 。
特点
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宽点时钟范围： 25-170MHz适合VGA ，
SVGA ， XGA ， SXGA ， SXGA +和UXGA
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PLL无需外部元件
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支持单连接起来，为135MHz点时钟
SXGA +
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支持双链路高达170MHz的点时钟
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UXGA
50 ％的输出时钟占空比
TTL时钟边沿可编程
TTL输出driverbility选择更低的EMI
掉电模式
低功耗，单3.3V CMOS设计
100PIN TQFP
THC63LVDF84B兼容
框图
LVDS输入
串行到并行
RA1 +/-
RB1 +/-
第一个链接
RC1 +/-
RD1 +/-
RCLK1 +/-
（ 25为135MHz ）
8
8
28
8
CMOS / TTL输出
RED1
GREEN1
BLUE1
第一个数据
HSYNC
VSYNC
解复用
PLL
DE
串行到并行
RA2 +/-
RB2 +/-
第二个链接
RC2 +/-
RD2 +/-
RCLK2 +/-
（ 25〜 85MHz的）
接收机时钟输出
（ 25〜 85MHz的）
8
RED2
GREEN2
BLUE2
第二个数据
28
8
8
PLL
R / F
/ PDWN
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