tm
TE
CH
初步T35L3232B
同步
BURST SRAM
特点
¡E
FT
针对用户可配置流水线或
流通运转。
¡E
快速访问次数：
- 管道 - 3.8 / 4 / 4.5纳秒
- 流量 - 通过 - 9 /10 / 11ns的
¡ ESingle
3.3V + 0.3V / -0.165V电源
¡ ECommon
数据输入和数据输出
¡ EIndividual
字节写使能和
全局写控制
¡E
三芯片使深度扩展和
地址流水线
¡E
时钟控制和注册地址，数据
I / O和控制信号
¡ EInternally
自定时写周期
¡ EBurst
控制引脚（交错或线性爆裂
序）
¡ EHigh
在额定30pF的输出驱动能力
存取时间
¡ ESNOOZE
模式来减少功耗待机
¡E
突发序列：
- 交错（ MODE = NC或VCC ）
- 线性
（ MODE = GND）
32K ×32的SRAM
管道和流过突发模式
概述
台湾内存技术同步
突发RAM系列采用高速，低功耗
CMOS设计，采用先进的三层多晶硅，
双层金属技术。每个存储器单元
包括四个晶体管和两个高值电阻器。
该T35L3232B SRAM集成32,768 ×32
位的SRAM单元有先进的同步外设
电路和一个2位计数器，用于内部突发操作。
所有的同步输入端通过控制寄存器控
由一个正沿触发时钟输入（CLK） 。该
同步输入包括所有地址，所有的数据输入，
地址流水线
芯片使能（
CE
） ，深度 -
扩展芯片使能（
CE2
和CE2 ） ，突发控制
输入（
ADSC
,
ADSP
和
ADV
） ，写使能
(
BW1
,
BW2
,
BW3
,
BW4
和
BWE
） ，以及
全局写（
GW
).
异步输入包括输出使能
(
OE
） ，贪睡使能（ ZZ ）和突发模式控制
（模式） 。的数据输出（Q ） ，通过使能
OE
，是
也是异步的。
地址和芯片使能相登记
无论是地址状态处理器（
ADSP
）或地址
状态控制器（
ADSC
）输入引脚。随后爆
地址可以被内部产生由作为控制
-3.8
3.8ns
6.6ns
9ns
10.5ns
-4
4ns
7.5ns
10ns
15ns
-4.5
4.5ns
8.5ns
11ns
15ns
突发提前引脚（
ADV
).
地址和写控制记录片
启动自定时写周期。写周期
由写所控制可以包含一到四个字节宽
控制输入。单个字节写入
允许写入单个字节。
选项
记号
ACCESS
管道
时间
3-1-1-1
周期
时间
ACCESS
液流 -
时间
通过
周期
2-1-1-1
时间
包
100引脚QFP
100引脚TQFP
Q
T
PKG 。
Q
T
BW1
控制
BW2
控制DQ9 - DQ16 。
BW3
DQ1-DQ8.
控制DQ17 -DQ 24 。
BW4
控制DQ25 - DQ32 。
BW1
,
BW2
,
BW3
和
BW4
只能是有源
同
BWE
为低。
GW
是低的原因
所有字节写入。
WRITE直通
功能允许在为输出写入可用数据
紧接着下一个读周期。该器件还
结合流水线使电路易于深度
扩展无惩罚系统性能。
型号示例
产品型号
T35L3232B-3.8Q
T35L3232B-4T
台湾记忆体技术，公司保留权利
改变产品或规格，恕不另行通知。
P. 1
出版日期：二月2000
修订： 0.A
TMT [ TAIWAN MEMORY TECHNOLOGY ]
