CD - 700 ，基于VCXO的PLL
环路滤波器
一个锁相环是一个反馈系统来强制输出频率的相位和频率的锁定
输入频率。虽然会有一定的相位误差，理论指出，没有频率误差。循环
滤波器的设计将决定许多关键参数，如抖动降低，稳定性，锁定范围和收购
时间。注意，许多教科书式描述环路动态，如捕捉范围是
基于理想系统。这样的公式可能不准确的实时系统，由于非线性， DC
偏移量，噪音和不考虑有限的VCXO的带宽。本节讨论一些
现实世界中的设计实例。此外，还有在威克网站环路滤波器软件，加上一个完整的工作人员
经验丰富的应用工程师，谁是急于协助这一进程。常见的CD -700 PLL
应用示于图8，图9 （频率转换） ，图10 （时钟恢复），并
图11 （时钟平滑） 。
主要关注的设计者的是选择了确保锁定，稳定性，并提供了一个环路滤波器
输入信号的适当过滤。对于低输入频率，一个良好的起点，环路滤波器
带宽为10赫兹（典型值） 。一个例子将被转换为8千赫兹信号，以44.736兆赫。
图8和图9示出8kHz至44.736兆赫和8kHz至19.440 MHz的频率变换的设计。
对于高输入频率，一个良好的起点，环路滤波器的带宽是输入100 ppm的时间
频率。
这是很容易设置一个低环路带宽大的频率转换，例如8kHz至44.736MHz ，
但对于时钟平滑的应用，如19.440 MHz的输入和19.440MHz变得更加困难
输出。在这个例子中，在100ppm * 19.440MHz是约2kHz的和本环路滤波器的带宽可
太高而无法充分地拒绝抖动。要解决这方面的一个好办法是降低DATAIN频率，
如将输入频率下。环路滤波器的带宽变为自为100ppm * DATAIN下
降低。图11示出了用于时钟平滑上的相对高的输入频率信号的一例
并保持一个宽锁定范围。
没有已知的精确的计算公式采集时间等，以提供最好的方式
realisitc数字是测量锁定时间用于CD- 700 。通过测量控制电压的稳定时间，
习得的时间测量中的3-5秒的范围内的应用，如8kHz至34.368兆赫
频率变换，它类似于在图8和图9的应用，以子10毫秒对NRZ
数据模式，例如图10这可能是很有诱惑力的降低阻尼系数，以0.7或1.0 ，以
提高采集时间;但是，它会降低稳定性，并且不会signifigantly提高采集时间。一
阻尼的4因子是相当保守的，并且允许良好的稳定性。
选择环路滤波器元件的一些一般性quidelines包括：值应小于
1Megohm和PHO和OPN之间至少有规格为10Mohm ，电容应该是低泄漏和
极化电容器是可接受的，则R / C的位置应尽可能靠近该CD -700 .The环
在网站上提供过滤软件供5伏特操作写入。一个简单的方法来计算值
3.3伏的操作是0.66 （ 3.3V / 5V）乘以数据密度。
SPICE模型是另一种设计辅助。在大多数情况下，一个新的PLL的CD- 700的设计，通过使用计算出的
软件和SPICE模型验证。简单的主动
Π
模型示于图7 。
环路滤波器的值可以修改，以适应系统的要求和应用。有许多
在设计PLL的优秀参考，如“锁相环，理论，设计和
应用“ ，由罗兰·E·贝斯特（麦格劳 - 希尔） 。
威克国际267洛厄尔路，哈德森NH 03051-4916
第14页第7
联系电话： 1-88 - VECTRON - 1
•
网址：
www.vectron.com
启： 06Apr08
VECTRON [ Vectron International, Inc ]
