CD - 700 ，基于VCXO的PLL
布局的注意事项
为了实现稳定的低噪声性能好的模拟设计技术应该被纳入和
部分列表如下所示。
在CD- 700应被视为更象一个模拟装置与电力供应必须很好地去耦
凭借良好的品质射频0.01 uF的电容并联一个0.1 uF的电容，尽量靠近引脚14
可能的，并且连接到地。在某些情况下，一个
Π
滤除诸如大型电容器（ 10uF的）接地，一
系列铁氧体磁珠或电感器与0.01用友， 100 pF的电容到地去耦装置
供应量。
痕迹的OUT1 ， OUT2 ， RCLK和RDATA OUPUTS应保持尽可能的短。这是
常见的做法是使用在顺序串联电阻（50至100欧姆）以降低反射如果这些迹线
超过几英寸长。还OUT1，OUT2 ， RCLK和RDATA不应该被路由
正下方的设备。
运算放大器的环路滤波器元件应尽可能靠近器件尽可能与反馈
电容应靠近运算放大器的输入端。环路滤波器电容器（多个）应是低
泄漏（极化电容允许的） 。
未使用的输出应悬空并加载或终止它们（例如电致化学发光或不要求
PECL输出）。加载未使用的输出只会增加电流消耗。
应用电路
10K的0.01uF至2.2uF 10K 20K 330K
0.1uF
3脚
8千赫
（引脚5 ）
销2
销1
PIN码16
引脚13
VCXO
∅
44.736兆赫
÷
CD-700
引脚15
3.3 V
16kHz的（引脚6）
10k
10K ， 2.2uF的
÷
2796
图8. 8kHz到44.736 MHz的频率转换
威克国际267洛厄尔路，哈德森NH 03051-4916
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