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初步数据表
VSC7212
千兆互连芯片
弹性缓冲器和通道去歪斜
弹性缓冲器包括在接收器。解码后的数据和状态信息被写入到这些
缓冲器与恢复的时钟，和被读出与所选择的字时钟（无论是所恢复的时钟或
REFCLK ） 。除了允许译码的数据，以方便地从一个接收器的恢复时钟域交叉到其
输出时钟域时，弹性缓冲器有利于芯片到芯片对齐（多字节的重建
作为赠送给发射设备） ，并有利于字速率匹配通过空闲字符插入/
当接收器的恢复时钟不锁频至其选定的字时钟的删除。
有三种条件下的接收机的弹性缓冲器recentered 。该RESETN输入，
当置位为低， recenters在弹性缓冲器的读/写指针。每当一个“逗号”字
接收到用于改变接收字符的帧边界，该弹性缓冲器recentered 。最后，这是
每当接收器检测到Word中同步序列的同步点也recentered 。所有三个
这些事件与芯片初始化或链路初始化相关联，并且在正常的数据是不会发生的
传输。需要注意的是recentering解码的字符数据和状态可导致丢失或重复
信息。
当条件改变发送定时（例如，在TBC的相移），或移相/对齐成
接收器时，用户应该重新发送一个字同步事件或者以recenter弹性缓冲断言RESETN 。
否则，可能会发生数据损坏。是不安全的假设，在发射定时，一个更改后
“逗号”字符会错位，将导致recentering
该VSC7212呈现恢复的数据对R（ 7 ： 0 ）和状态空闲， KCH和ERR 。这些输出
定时既可以在接收器的恢复时钟（ RCLK / RCLKN ）或REFCLK 。输出定时基准是
通过RMODE选择（1： 0）（见表5） 。 TBERR ， PSDET和RSDET也同步于所选择
字时钟。有两种选择REFCLK为基础的定时，在有效数据的位置而不同
与定时REFCLK的输出信号窗口相关联。当RMODE （1： 0）= 00 REFCLK是
大致居中于输出数据有效窗口，在VSC7211或VSC7214 。当
RMODE （ 1 ： 0 ）= ，这样的输出数据似乎有更多的REFCLK 01稍微领先的数据有效窗口
典型的“时钟至Q”的时序关系到REFCLK 。
表5 ：接收接口输出时序模式
RMODE （1： 0）
00
01
1 X
输出时序参考
REFCLK （居中）
REFCLK （领先）
RCLK / RCLKN
术语“字时钟”将被用于哪个时钟， REFCLK或RCLK / RCLKN ，被选择作为
输出时序参考。如果RMODE （1）为高电平时，接收器的RCLK / RCLKN输出互补
在1/ 10或1/ 20的波特率取决于双输入的数据的输出。如果RMODE （1）为低电平时，
然后将RCLK / RCLKN保持输出高/低和数据总线和状态输出被定时到
REFCLK 。如果是双高，所有的数据在接收器的输出端口同步同步输出正面
并在1/ 20的波特率选择字时钟的下降沿。如果DUAL为低电平时，数据时钟输出
G52268-0 ，版本3.3
04/10/01
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