Vitesse公司
半导体公司
2.5Gb / s的16位
复用器/解复用器芯片组
数据表
VSC8061/VSC8062
VSC8061鉴相器逻辑图
该VSC8061的内部相位检测器的内部之间的相位差进行比较gener-
ated除以16个时钟和DCLK输入。如果两个输入端（ CLK16和DCLK ）的相位检测器是在
阶段， U和D输出都将是低的。如果CLK16的上升沿之前的DCLK ，一系列脉冲
与脉冲宽度成比例的相位差将存在在U输出。相反，如果DCLK预
割让CLK16 ，然后一系列脉冲，宽度正比于相位差将出现在D
输出。其他的输出将保持低电平。鉴相器将忽略下降沿的相位差。这
电路是实现与VSC8061一个时钟乘法器单元（ CMU ）的功能非常有用。例如，
该DLCK可以在该并行数据速率的系统参考时钟。外部压控振荡器
（VCO）， 16倍于基准时钟的频率可以用作CLK输入为VSC8061 。相
检测器输出端（ U和D）然后，可以使用由外部积分器来生成用于控制一个输出
VCO。从VCO所产生的16倍时钟将被锁相到参考时钟。
图4 ： VSC8061鉴相器逻辑图
CLK16
R Q
S
S
R Q
DCLK
U
D
图5 ：相位检测器输入和输出波形
CLK16
DCLK
U
D
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G52069-0 ，版本4.3
05/11/01
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