Vitesse公司
半导体公司
ATM / SONET / SDH 622 /为155Mb / s的收发器
复用/解复用，集成时钟发生器
数据表
VSC8116
PLL时钟倍频器。光学要么一个PECL或TTL输出，通常被称为“SD” （信号检测）或“ FLAG ”
表示是缺乏或光功率的存在下进行。根据不同的光学器件制造该信号是
无论是高有效或低极性。如果光学信号中检测或输出FLAG是“TTL ”的信号，它应
被连接到LOSTTL 。如果它是一个“ PECL ”的信号，应该通过一个“ PECL ”到“ TTL ”翻译连接
（如摩托罗拉“ MC100ELT21 ” ），其然后驱动LOSTTL 。为VSC8116的一部分，后续的
VSC8117 ，在该装置的信号LOSTTL已改为LOSPECL ，一个PECL输入。
基金回环
该基金回环功能由FACLOOP信号控制。当FACLOOP信号设置
高，该基金回模式被激活和高速串行接收数据（ RXDATAIN ）提出
在高速传输输出（ TXDATAOUT ） 。参见图3。在设备环回模式下高速
接收数据（ RXDATAIN ）也被转换为并行数据，并以低速呈现接收的数据输出
销（ RXOUT [7： 0]）。接收时钟（ RXCLKIN ）也被分频，并在低速时钟呈现
输出（ RXLSCKOUT ） 。
图3 ：设备回送数据路径
rxdatain
D
Q
1:8
串行
并行
D
Q
RXOUT [7 ：0]的
RxCLKIN
1
÷8
Q
D
Q
D
RXLSCKOUT
TXIN [7 ：0]的
txdataout
0
8:1
平行
串行
1
0
PLL
FACLOOP
设备环回
该设备回送功能由EQULOOP信号控制。当EQULOOP信号
设置为高，设备激活环回模式，并从paral-产生的高速传输数据
LEL为低速数据的串行变换（ TXIN [7：0 ] ）被选择并转换回在该并行数据
接收器部分，并在低速并行输出中（ RXOUT [7： 0]）。参见图4，内部
产生了155MHz / 622MHz的时钟被用于产生低速接收时钟输出（ RXLSCKOUT ） 。在
设备环回模式下，发送的数据（ TXIN [ 7 ： 0 ] ）是序列化和高速输出的介绍
（ TXDATAOUT ） 。
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