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描述
初步
VG37648041AT
256M ： X4，X8 ， X16
CMOS同步动态RAM
该256Mb的DDR SDRAM是含有，动态随机存取存储器中的高速的COMS
268435456位。它在内部配置为四银行DRAM 。
该256Mb的DDR SDRAM采用双数据速率的体系结构来实现高速能操作
通报BULLETIN 。双倍数据速率的体系结构本质上是一个2n个预取结构具有一个跨
面设计成传送在每个时钟周期两个数据字的I / O引脚。一个单一的读或写
访问用于256Mb的DDR SDRAM有效地由一个单一的2n位的宽，一个时钟周期
在内部DRAM芯的数据传输和两个相应的n比特宽的二分之一时钟周期
数据传输的I / O引脚。
双向数据选通（ DQS）与外部发送，与数据一起，用于在数据使用
捕获在接收机。 DQS是在由DDR SDRAM传输的间歇频闪
读取和写入时的内存控制器。 DQS是边沿对齐与数据
读取和中心对齐与写入数据。
256MB的DDR SDRAM工作在差分时钟（ CLK和CLK ＃ ;的交叉
CLK变为高电平和CLK ＃变低将被称为CLK的阳性边缘）。 COM的
码（地址和控制信号）被登记在CLK的verey正边沿。输入数据是
登记在DQS的两个边缘，而输出数据被引用到的DQS的两个边缘，以及
以CLK的两个边缘。
读取和写入评计的DDR SDRAM是突发式;存取开始在
选择的位置和持续的地点在编程设定的号码
序列。访问开始以积极的命令的登记，然后跟随
通过读或写命令。与活动的COM的地址位重合注册
命令用于选择银行和行访问（ BA0 ， BA1选择银行; A0 -A12
选择行） 。与STHE读或写命令的地址位重合注册
用于选择的突发访问起始列位置。
在DDR SDRAM提供了可编程的读或写突发2,4或8的长度
位置。一种自动预充电功能可被使能，以提供一个selftimed行预
该充电开始时的突发访问结束。
与标准的SDRAM ， DDR SDRAM芯片的流水线，多组结构允许
并发操作，从而通过隐藏行预充电，提供高效的带宽
和激活时间。
256MB的DDR SDRAM设计了两种低功耗内存的系统来操作。一
自动刷新模式设置，以及一个省电，掉电模式。所有的输入都是
与JEDEC标准兼容SSTL_2 。所有输出SSTL_2 ， II级兼容。
最初的设备将有一个VDD电源3.3V （标称值）的。最终，所有的设备将迁移
到VDD电源2.5V （标称值）的。在产品可用性这一初始阶段。这种分裂会
是供应商和设备特有的。
此数据表包含所需的JEDEC DDR设备的所有特性和功能;
不是必须的，但列出的选项，是指出这样。某些供应商可以选择提供一个超集
本规范通过提供改进的时间和/或包括可选功能。用户受益
从知道，基于本说明书中的所要求的方面中的任何系统的设计是
所有DDR SDRAM供应商的支持;相反，用户试图使用任何超specifi-
阳离子承担的责任，以验证支持与个别供应商。
文档： 1G5-0157
Rev.1
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VML [ VANGUARD INTERNATIONAL SEMICONDUCTOR ]
