White Electronic Designs
512K x 64 Synchronous Pipeline NBL SRAM
FEATURES
Fast clock speed: 166, 150, 133, and 100MHz
Fast access times: 3.5ns, 3.8ns, 4.2ns, and 5.0ns
Fast OE# access times: 3.5ns, 3.8ns, 4.2ns, and
5.0ns
Seperate +2.5V ± 5% power supplys for core I/O
(V
CC
+ V
CCQ
)
Double Word Write Control
Clock-controlled and registered addresses, data I/Os
and control signals
Packaging:
• 119 bump BGA package
Low capacitive bus loading
WED2ZL64512S
DESCRIPTION
The WEDC SyncBurst - SRAM family employs high-
speed, low-power CMOS designs that are fabricated
using an advanced CMOS process. WEDC’s 32Mb Sync
SRAM integrate two 512K x 32 SRAMs into a single
BGA package to provide 512K x 64 configuration. All
synchronous inputs pass through registers controlled by
a positive-edge-triggered single-clock input (CK). The
NBL or No Bus Latency Memory utilizes all the bandwidth
in any combination of operating cycles. Address, data
inputs, and all control signals except output enable are
synchronized to input clock. Output Enable controls the
outputs at any given time and to Asynchronous Input.
Write cycles are internally self-timed and initiated by the
rising edge of the clock input. This feature eliminates
complex off-chip write pulse generation and provides
increased timing flexibility for incoming signals.
NOTE: NBL = No Bus Latency is equivalent to the industry ZBT™ devices.
FIG. 1
PIN CONFIGURATION
(TOP VIEW)
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
1
DQ
F
DQ
F
DQ
E
DQ
E
NC
SA
SA
SA
SA
18
SA
SA
SA
NC
DQ
D
DQ
D
DQ
C
DQ
C
2
3
4
5
DQ
F
DQ
F
DQ
F
NC
DQ
F
DQ
F
DQ
F
NC
DQ
E
DQ
E
DQ
E
NC
DQ
E
DQ
E
DQ
E
NC
NC
NC V
CCQ
V
CCQ
V
CCQ
V
CC
V
CC
V
CC
CE# V
SS
V
SS
V
SS
NC
V
SS
WE
1
# V
SS
CE
2
# SS
CK
OE# NC
CE
2
V
SS
WE
0
# V
SS
NC
V
SS
V
SS
V
SS
V
CCQ
V
CC
V
CC
V
CC
NC
NC V
CCQ
V
CCQ
DQ
D
DQ
D
DQ
D
NC
DQ
D
DQ
D
DQ
D
NC
DQ
C
DQ
C
DQ
C
NC
DQ
C
DQ
C
DQ
C
NC
6
DQ
G
DQ
G
DQ
H
DQ
H
V
CCQ
V
CC
V
SS
V
SS
NC
V
SS
V
SS
V
CC
V
CCQ
DQ
A
DQ
A
DQ
B
DQ
B
7
DQ
G
DQ
G
DQ
H
DQ
H
NC
V
CC
V
SS
V
SS
NC
V
SS
V
SS
V
CC
NC
DQ
A
DQ
A
DQ
B
DQ
B
8
DQ
G
DQ
G
DQ
H
DQ
H
NC
V
CCQ
SA
SA
SA
1
SA
SA
V
CCQ
NC
DQ
A
DQ
A
DQ
B
DQ
B
9
DQ
G
DQ
G
DQ
H
DQ
H
NC
SA
SA
SA
SA
0
SA
SA
SA
NC
DQ
A
DQ
A
DQ
B
DQ
B
BLOCK DIAGRAM
SA
0
–
18
DQ
0
–
31
DQ
32
–
63
A
0
– A
18
OE#
WE#
CK
CS
2
#
CS
2
CS
1
#
OE
B
WEB_LW
CK
CS
2B
CS
2
CS
1B
U1
DQ
0
–
31
512K x 36
A
0
– A
18
WEB_HW
OE#
WE#
CK
CS
2
#
CS
2
CS
1
#
U2
DQ
0
–
31
512K x 36
White Electronic Designs Corp. reserves the right to change products or specifications without notice.
October 2001
Rev. 0
1
White Electronic Designs Corporation • (602) 437-1520 • www.wedc.com
WEDC [ WHITE ELECTRONIC DESIGNS CORPORATION ]
