怀特电子设计
16Mx72 DDR SDRAM
特点
DDR SDRAM，速率= 200 ，250， 266
包装：
• 219塑料球栅阵列（ PBGA ） ， 32 x 25mm的
2.5V ± 0.2V内核电源
2.5V的I / O （ SSTL_2兼容）
差分时钟输入（ CLK和CLK ＃ ）
命令中输入的每个正CLK边缘
内部流水线双倍数据速率（DDR ）
体系结构;每个时钟周期2的数据访问
可编程突发长度： 2,4或8
双向数据选通（ DQS ）发送/接收
用数据，即，源同步数据捕捉
（每一个字节）
DQS边沿对齐与读取数据;中央重点
与写入的数据一致
DLL对齐DQ和DQS转换与CLK
四大银行内部的并发操作
两个数据屏蔽（ DM ）引脚用于屏蔽写入数据
可编程IOL / IOH选项
自动预充电选项
自动刷新和自刷新模式
商用，工业和军用温度
范围
组织为16M X 72
重量： W3E16M72S - XBX - 3.55克典型
*本产品如有变更，恕不另行通知..
W3E16M72S-XBX
好处
40 ％的空间节省
减少了部件数量
减少I / O数量
• 34 ％的I / O减少
减少布线长度，以更低的寄生
电容
适用于喜可靠性的应用
层压板插最佳匹配TCE
可升级至32M X 72密度
(W3E32M72S-XBX)
概述
在128MByte （1GB ） DDR SDRAM是高速CMOS ，
动态随机存取，内存使用5片含
268435456位。每个芯片内部CON连接gured作为
四银行DRAM 。每个芯片的67108864位的银行
组织为8,192行512列16位。
在128 MB的DDR SDRAM采用双数据速率
体系结构来实现高速操作。该
双倍数据速率的体系结构本质上是一个的2n预取
建筑与设计为传输两个数据接口
每个时钟周期的话在I / O引脚。一个单一的读或写
访问的128MB DDR SDRAM有效组成
一个单一的2n比特宽的， 1个时钟周期的数据tansfer
内部DRAM芯和两个相应的n比特宽，
在I / O引脚的一半时钟周期的数据传输。
双向数据选通（ DQS ）是外部发送。
单芯片解决方案
11.9
11.9
11.9
11.9
11.9
实际尺寸
W3E16M72S-XBX
66
22.3
TSOP
66
TSOP
66
TSOP
66
TSOP
怀特电子设计
W3E16M72S-XBX
25
32
S
A
V
I
N
G
S
40%
34%
区域
I / O
算
2005年2月
启示录7
5× 265平方毫米= 1328平方毫米
5× 66针= 330针
1
800mm2
219球
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