怀特电子设计
32Mx64 DDR SDRAM
特点
DDR SDRAM，速率= 200 ，250， 266 ， 333 **
包装：
• 208塑料球栅阵列（ PBGA ） ，
13× 22毫米
2.5V ± 0.2V内核电源
2.5V的I / O （ SSTL_2兼容）
差分时钟输入（ CK和CK ＃ ）
命令中输入的每个积极的CK
EDGE
内部流水线双倍数据速率（DDR ）
体系结构;每个时钟周期2的数据访问
可编程突发长度： 2,4或8
双向数据选通（ DQS ）发送/
用数据，即，源同步数据接收
捕捉（每字节1 ）
DQS边沿对齐与读取数据;中央重点
与写入的数据一致
DLL对齐DQ和DQS转换与CLK
四大银行内部的并发操作
数据屏蔽（ DM ）引脚用于屏蔽写入数据
（每一个字节）
可编程IOL / IOH选项
自动预充电选项
自动刷新和自刷新模式
商业，工业及军事
TemperatureRanges
组织为32M ×64
•可以由用户组织为2x32Mx32或
4x32Mx16
重量： W3E32M64S - XSBX - 1.5克典型
W3E32M64S-XSBX
好处
73 ％的空间节省与FPBGA
• 43 ％的空间节省VS TSOP
减少了部件数量
21 ％的I / O减少VS TSOP
• 13 ％的I / O减少VS FPBGA
减少布线长度，以更低的寄生
电容
适用于喜可靠性的应用
层压板插最佳匹配TCE
可升级至64M ×64密度（联系工厂
信息）
概述
在256MByte （ 2GB） DDR SDRAM是高速CMOS ，
动态随机存取，内存使用4个芯片包含
536,870,912位。每个芯片内部CON连接gured作为
四银行DRAM 。
256MB的DDR SDRAM采用的是双倍数据速率
芳志TEC的TURE来实现高速操作。该
双倍数据速率的体系结构本质上是一个的2n预取
建筑与设计为传输两个数据接口
每个时钟周期的话在I / O引脚。一个单一的读或写
访问的256MB DDR SDRAM有效组成
一个单一的2n位的宽，一个时钟周期的数据传输
内部DRAM芯和两个相应的n比特宽，
在I / O引脚的一半时钟周期的数据传输。
的双向数据选通（ DQS）与外部发送。
与数据一起，用于在接收器中的数据采集应用。
在由DDR SDRAM传输频闪读取和
通过在写入内存控制器。 DQS是边沿
与数据对准读取和中心对齐数据
对于写操作。每个芯片有两个数据选通信号，一个用于
低位字节和一个用于高字节。
256MB的DDR SDRAM的差分时钟运行
（ CK和CK ＃ ） ; CK的交叉变为高电平和CK
变低将被简称为CK的上升沿。
命令（地址和控制信号）被注册
在CK的每个上升沿。输入数据被登记在
DQS的边缘两者，并且输出数据是参照两
DQS的边缘，以及与CK的两个边缘。
*本产品如有变更，恕不另行通知。
**
对于工业级温度CL的333Mbs操作= 2.5 ，在军用温度
CL = 3 。
2006年7月
启5
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