怀特电子设计
32Mx72 DDR SDRAM
特点
数据速率= 200 ，250， 266 ， 333Mbs
包装：
• 208塑料球栅阵列（ PBGA ） ， 16× 22毫米
2.5V ± 0.2V内核电源
2.5V的I / O （ SSTL_2兼容）
差分时钟输入（ CK和CK ＃ ）
命令中输入的每个正CK边缘
内部流水线双倍数据速率（DDR ）
体系结构;每个时钟周期2的数据访问
可编程突发长度： 2,4或8
双向数据选通（ DQS ）发送/
用数据，即，源同步数据接收
捕捉（每字节1 ）
DQS边沿对齐与读取数据;中央重点
与写入的数据一致
DLL对齐DQ和DQS转换与CK
四大银行内部的并发操作
数据屏蔽（ DM ）引脚用于屏蔽写入数据
（每一个字节）
可编程IOL / IOH选项
自动预充电选项
自动刷新和自刷新模式
商业，工业及军事
TemperatureRanges
组织为32M X 72
重量： W3E32M72S - XSBX - 2.5克典型
W3E32M72S-XSBX
好处
73 ％的空间节省与TSOP
• 44 ％的空间节省VS FPBGA
减少了部件数量
37 ％的I / O减少VS TSOP
• 31 ％的I / O减少VS FPBGA
减少布线长度，以更低的寄生
电容
适用于喜可靠性的应用
层压板插最佳匹配TCE
可升级至64M X 72密度（联系工厂
信息）
概述
在256MByte （ 2GB） DDR SDRAM是高速CMOS ，
动态随机存取，内存使用5片含
536,870,912位。每个芯片内部CON连接gured作为
四银行DRAM 。
256MB的DDR SDRAM采用的是双倍数据速率
芳志TEC的TURE来实现高速操作。该
双倍数据速率的体系结构本质上是一个的2n预取
建筑与设计为传输两个数据接口
每个时钟周期的话在I / O引脚。一个单一的读或写
访问的256MB DDR SDRAM有效组成
一个单一的2n比特宽的， 1个时钟周期的数据tansfer
内部DRAM芯和两个相应的n比特宽，
在I / O引脚的一半时钟周期的数据传输。
的双向数据选通（DQS ）被发送
外，伴随着数据，用于在所述数据采集使用
在DDR SDRAM中receiver.strobe传输
读取和写入时的内存控制器上。 DQS
是边沿对齐的数据进行读取和居中对齐
与写入数据。每个芯片有两个数据选通信号， 1
为低字节和一个用于高字节。
256MB的DDR SDRAM的差分时钟运行
（ CK和CK ＃ ） ; CK的路口去HIGH和CK ＃
变低将被简称为CK的上升沿。
命令（地址和控制信号）被注册
在CK的每个上升沿。输入数据被登记在
DQS的边缘两者，并且输出数据是参照两
DQS的边缘，以及与CK的两个边缘。
*本产品如有变更，恕不另行通知。
怀特电子设计公司保留更改产品或特定网络阳离子，恕不另行通知。
2006年7月
启示录6
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