怀特电子设计
描述
4GB的DDR2 SDRAM是一个高速CMOS动态
随机存取存储器包含4,294,967,296位。
在MCP每个网络连接的芯片已经在内部CON连接gured
作为8行的DRAM 。该装置的方框图是
在图2中球的分配示出并显示在
网络连接gure 3 。
所述的4Gb DDR2 SDRAM采用双数据速率
体系结构来实现高速操作。该
双倍数据速率的体系结构本质上是具有4n预取
体系结构，以用于传输两个数据接口
每个时钟周期的话在I / O的球。一个单一的读或写
访问4GB的DDR2 SDRAM有效组成
单个4n比特宽，一个时钟周期的数据传输
相应的内部DRAM核心四
正位宽，
在I / O的球的一半时钟周期的数据传输。
双向数据选通（ DQS ， DQS ＃ ）发送
外，伴随着数据，用于在所述数据采集使用
接收器。 DQS是由DDR2 SDRAM传输频闪
在读取并通过在存储控制器
写道。 DQS是边沿对齐的数据进行读取和
中心对齐与写入数据。有闪光灯，
一个用于低字节（ LDQS ， LDQS ＃）和一个用于
高字节（ UDQS ， UDQS ＃ ） 。
4GB的DDR2 SDRAM的差分时钟运行
（ CK和CK ＃ ） ; CK的路口去HIGH和CK ＃
变低将被简称为CK的上升沿。
命令（地址和控制信号）被注册
在CK的每个上升沿。输入数据被登记在
DQS的边缘两者，并且输出数据是参照两
DQS的边缘，以及与CK的两个边缘。
读取和写入访问的DDR2 SDRAM是迸发
导向;存取开始在一个选定的位置，并继续
对于地点在编程设定的号码
序列。访问开始时的注册
ACTIVE命令，然后接着是读或
写命令。地址位重合注册
与ACTIVE命令用于选择银行
和要访问的行。地址位注册
暗合了读或写命令使用
选择的银行和起始列位置
突发存取。
在DDR2 SDRAM提供了可编程只读
或写突发信号的四个或八个位置的长度。 DDR2
SDRAM支持中断读八一阵
另一个读，或八与其他写一个突发写入。
怀特电子设计公司保留更改产品或特定网络阳离子，恕不另行通知。
2006年3月
第1版
6
W3H64M72E-XSBX
高级*
自动预充电功能可被使能，以提供一个
自定时行预充电时的端部开始该
突发存取。
与标准的DDR SDRAM ，流水线，多组
DDR2 SDRAM芯片的体系结构允许并发
操作，从而提供高，有效带宽由
隐藏行预充电和激活时间。
一种自刷新模式设置，以及一个省电
掉电模式。
所有输入均与JEDEC标准兼容
SSTL_18 。所有的全驱动力输出SSTL_18-
兼容。
一般注意事项
•
的功能和定时特定网络连接的阳离子
本数据手册介绍了与DLL-
启用的操作模式。
在整个数据表，各种音响和居雷什
文本指的DQ为“ DQ ”的DQ项被
解释为任何和所有的DQ的统称，除非
具体来说说明。此外，每个芯片
被划分为2个字节，低位字节和上
字节。对于低字节（ DQ0 - DQ7 ） ， DM是指
LDM和DQS是指LDQS 。对于高字节
（ DQ8 - DQ15 ） ， DM是指UDM和DQS是指
UDQS 。注意，存在用于U4的上限没有字节
因此没有UDM4 。
完整的功能在整个描述
文档及任何网页或图表可以有
被简化的传达一个主题，可能不
包容性的所有要求。
任何特定连接的C需要量优先于
一般性发言。
•
•
•
初始化
DDR2 SDRAM芯片必须启动并初始化
在prede网络斯内德的方式。操作程序等
比那些特定网络版可能会造成理解过程把网络斯内德操作。
下面的序列所需的电和
初始化，并示于图4中第8页。
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