怀特电子设计
该WED2ZL361MS是一个NBL SSRAM设计，可持
覃100 ％的总线带宽，消除周转周期
当存在来自读过渡到写，反之亦然。
所有输入（除OE＃ ， LBO ＃和ZZ ）是
同步时钟的上升沿。
所有的读，写和取消的周期由发起
ADV ＃的输入。随后一阵地址可以在内部
由突发提前引脚（ ADV ＃ ）生成。 ADV ＃应
被驱动到低，一旦设备已经取消选择在
为了装入一个新的地址，接下来的操作。
时钟使能（ CKE ＃ ）引脚使芯片的操作
只要有必要暂停。当CKE ＃高，
所有的同步输入被忽略和内部设备
寄存器将保持其先前的值。 NBL SSRAM
外部锁存地址和启动周期时， CKE ＃
和ADV ＃被拉低，在时钟的上升沿。
输出使能（ OE＃ ），可以用来禁止输出
在任何给定的时间。开始读操作的时候
上升时钟沿，地址提交给AD-
裙输入被锁存在地址寄存器， CKE ＃是
驱动为低时，写使能输入信号，WE＃被驱动
高， ADV ＃驱动为低电平。内部数组读
的网络连接第一个上升沿和第二个上升沿之间
时钟和数据被锁存在输出寄存器。
在第二个时钟沿数据被赶出来的
SRAM 。在读操作OE ＃必须驱动为低电平
该装置开车出所请求的数据。
WED2ZL361MS
功能说明
当WE＃是在利培驱动为低电平时写操作
荷兰国际集团的时钟的边缘。 BW ＃并[d ：一]可用于字节写
操作。管道内衬NBL SSRAM采用后期后期写
循环利用的带宽的100％。在网络连接第一个上升沿
时钟， WE＃和地址被注册，以及将数据
与该地址相关联的是需要两个周期后。
由ADV ＃高的产生后续地址
突发访问如下图所示。的起点
突发seguence由外部提供的地址。该
在突发地址计数器复位为初始状态
完成。突发序列是由国家决定的
的LBO ＃引脚。当该引脚为低电平时，线性突发序列
被选中。而当该引脚为高电平时，交错爆
顺序被选择。
在正常操作期间，ZZ必须被驱动为低电平。当ZZ
被驱动为高电平时， SRAM将进入功耗的睡眠模式
经过2个周期。此时， SRAM的内部状态是
保存完好。当ZZ返回到低， SRAM工作
经过2个周期的唤醒时间。
突发序列表
（交错突发， LBO ＃ =高）
（ LINEAR连拍， LBO ＃ = LOW ）
LBO ＃引脚
高
案例1
A1
0
0
1
1
A0
0
1
0
1
案例2
A1
0
0
1
1
A0
1
0
1
0
案例3
A1
1
1
0
0
A0
0
1
0
1
案例4
A1
1
1
0
0
A0
1
0
1
0
LBO ＃引脚
高
案例1
A1
0
0
1
1
A0
0
1
0
1
案例2
A1
0
1
1
0
A0
1
0
1
0
案例3
A1
1
1
0
0
A0
0
1
0
1
案例4
A1
1
0
0
1
A0
1
0
1
0
科幻RST地址
↓
第四地址
科幻RST地址
↓
第四地址
注1 ： LBO ＃引脚必须为高或低，而浮动状态不得
允许的。
怀特电子设计公司保留更改产品或特定网络阳离子，恕不另行通知。
十月， 2002年
启5
2
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