怀特电子设计
512K ×64的同步管道NBL SRAM
特点
快速的时钟速度： 166 ， 150 ， 133和100MHz的
快速访问次数：为3.5ns ， 3.8ns ， 4.2ns ， 5.0ns和
快速OE ＃访问时间：为3.5ns ， 3.8ns ， 4.2ns ，和
5.0ns
独立的+ 2.5V ± 5 ％电源中的核心I / O
(V
CC
+ V
CCQ
)
双字写入控制
时钟控制的和注册的地址，数据I / O的
和控制信号
包装：
• 119焊球BGA封装
低电容总线负载
WED2ZL64512S
描述
该WEDC SyncBurst - SRAM系列采用高
这是捏造的速度，低功耗CMOS设计
用先进的CMOS工艺。 WEDC的32Mb的同步
SRAM的集成两个512K ×32的SRAM成一个单一的
BGA封装提供512K ×64 CON组fi guration 。所有
同步输入都会通过由控制寄存器
的正边沿触发的单时钟输入端（ CK） 。该
NBL或无总线延迟内存利用所有带宽
在操作周期的任意组合。地址，数据
输入和输出以外的所有控制信号使能是
同步输入时钟。输出使能控制
在任何给定时间和给异步输入输出。
写周期是内部自定时的，由发起
时钟输入的上升沿。此功能消除
复合片的写脉冲的产生，并且提供
增加计时灵活性的输入信号。
注： NBL =无总线延迟相当于行业ZBT ™设备。
图。 1
引脚配置
（ TOP VIEW ）
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
1
DQ
F
DQ
F
DQ
E
DQ
E
NC
SA
SA
SA
SA
18
SA
SA
SA
NC
DQ
D
DQ
D
DQ
C
DQ
C
2
3
4
5
DQ
F
DQ
F
DQ
F
NC
DQ
F
DQ
F
DQ
F
NC
DQ
E
DQ
E
DQ
E
NC
DQ
E
DQ
E
DQ
E
NC
NC
NC V
CCQ
V
CCQ
V
CCQ
V
CC
V
CC
V
CC
CE＃ V
SS
V
SS
V
SS
NC
V
SS
WE
1
# V
SS
CE
2
# SS
CK
OE ＃ NC
CE
2
V
SS
WE
0
# V
SS
NC
V
SS
V
SS
V
SS
V
CCQ
V
CC
V
CC
V
CC
NC
NC V
CCQ
V
CCQ
DQ
D
DQ
D
DQ
D
NC
DQ
D
DQ
D
DQ
D
NC
DQ
C
DQ
C
DQ
C
NC
DQ
C
DQ
C
DQ
C
NC
6
DQ
G
DQ
G
DQ
H
DQ
H
V
CCQ
V
CC
V
SS
V
SS
NC
V
SS
V
SS
V
CC
V
CCQ
DQ
A
DQ
A
DQ
B
DQ
B
7
DQ
G
DQ
G
DQ
H
DQ
H
NC
V
CC
V
SS
V
SS
NC
V
SS
V
SS
V
CC
NC
DQ
A
DQ
A
DQ
B
DQ
B
8
DQ
G
DQ
G
DQ
H
DQ
H
NC
V
CCQ
SA
SA
SA
1
SA
SA
V
CCQ
NC
DQ
A
DQ
A
DQ
B
DQ
B
9
DQ
G
DQ
G
DQ
H
DQ
H
NC
SA
SA
SA
SA
0
SA
SA
SA
NC
DQ
A
DQ
A
DQ
B
DQ
B
框图
SA
0
–
18
DQ
0
–
31
DQ
32
–
63
A
0
– A
18
OE ＃
WE＃
CK
CS
2
#
CS
2
CS
1
#
OE
B
WEB_LW
CK
CS
2B
CS
2
CS
1B
U1
DQ
0
–
31
512K ×36
A
0
– A
18
WEB_HW
OE ＃
WE＃
CK
CS
2
#
CS
2
CS
1
#
U2
DQ
0
–
31
512K ×36
怀特电子设计公司保留更改产品或特定网络阳离子，恕不另行通知。
2001年10月
第0版
1
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