怀特电子设计
AC特性
参数
时钟时间
时钟存取时间
输出使能到数据有效
钟高输出低Z
从时钟高电平输出保持
输出使能低到输出低Z
输出使能高到输出高阻
钟高输出高-Z
时钟高电平脉冲宽度
时钟低脉冲宽度
地址设置为时钟高
CKE ＃安装到时钟高
数据建立到时钟高
编写安装程序时钟高
地址前进到时钟高
片选设置为时钟高
地址保持时钟高
CKE ＃保持到时钟高
数据保持到时钟高
写保持到时钟高
地址前进到时钟高
芯片选择保持到时钟高
符号
t
CYC
t
CD
t
OE
t
LZC
t
OH
t
LZOE
t
HZOE
t
HZC
t
CH
t
CL
t
AS
t
CES
t
DS
t
WS
t
ADVS
t
CSS
t
AH
t
CEH
t
DH
t
WH
t
ADVH
t
CSH
166MHz
民
6.0
—
—
1.5
1.5
0.0
—
—
2.2
2.2
1.5
1.5
1.5
1.5
1.5
1.5
0.5
0.5
0.5
0.5
0.5
0.5
—
—
—
—
—
—
3.5
3.5
—
—
—
3.0
3.0
—
—
—
—
—
—
最大
150MHz
民
6.7
—
—
1.5
1.5
0.0
—
—
2.5
2.5
1.5
1.5
1.5
1.5
1.5
1.5
0.5
0.5
0.5
0.5
0.5
0.5
—
—
—
—
—
—
3.8
3.8
—
—
—
3.0
3.0
—
—
—
—
—
—
最大
133MHz
民
7.5
—
—
1.5
1.5
0.0
—
—
3.0
3.0
1.5
1.5
1.5
1.5
1.5
1.5
0.5
0.5
0.5
0.5
0.5
0.5
—
—
—
—
—
—
4.2
4.2
—
—
—
3.5
3.5
—
—
—
—
—
—
最大
WED2ZLRSP01S
100MHz
民
10.0
—
—
1.5
1.5
0.0
—
—
3.0
3.0
1.5
1.5
1.5
1.5
1.5
1.5
0.5
0.5
0.5
0.5
0.5
0.5
—
—
—
—
—
—
5.0
5.0
—
—
—
3.5
3.5
—
—
—
—
—
—
最大
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
注意事项：
1.所有地址输入必须满足特定网络版的建立和保持时间都上升时钟（ CK ）边缘时， ADV采样低， CEX是＃
采样有效。所有其他的同步输入必须满足特定网络版建立和保持时间，只要该设备是芯片的选择。
2.芯片使能必须是有效的在CK的每个上升沿（当ADV为低），以保持启用。
3.写周期解网络由WE ＃定义低已经注册到设备的ADV低。一个读周期是去连接定义了WE ＃高配ADV低。
这两种情况下必须满足建立和保持时间。
4.适用于每个独立的阵列。
AC测试条件
(0 ≤ T
A
= 70℃ ，V
CC
= 2.5V ± 5 ％ ，除非另有规定编）
参数
输入脉冲电平
输入上升和下降时间（实测为20％ 〜80 ％ ）
输入和输出时序参考电平
输出负载
价值
0至2.5V
1.0V/ns
1.25V
参见输出负载（ A）
输出负载（ A）
DOUT
Zo=50Ω
RL=50Ω
VL=1.25V
30pF*
输出负载（ B）
（对于T
LZC
, t
LZOE
, t
HZOE
和叔
HZC
)
+2.5V
DOUT
1538Ω
1667Ω
5pF*
*包括范围和夹具电容
怀特电子设计公司保留更改产品或特定网络阳离子，恕不另行通知。
2002年4月，
第0版
6
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WEDC [ WHITE ELECTRONIC DESIGNS CORPORATION ]
