怀特电子设计
SDRAM交流特性
参数
CL = 3
CL = 2
时钟到有效输出延迟
1,2
输出数据保持时间
2
时钟高电平脉冲宽度
3
时钟低脉冲宽度
3
输入建立时间
3
输入保持时间
3
CK输出低电平-Z
2
CK到输出高阻
行有效至行主动延迟
4
RAS到CAS延迟
4
行预充电时间
4
行活动时间
4
行周期时间 - 操作
4
行周期时间 - 自动刷新
4,8
最终数据以新列地址的延迟
5
在过去的数据来行预充电
5
在最后的数据以突发停止
5
列地址到列地址的延迟
6
有效OutputData数
7
符号
t
CC
t
CC
t
SAC
t
OH
t
CH
t
CL
t
SS
t
SH
t
SLZ
t
SHZ
t
RRD
t
RCD
t
RP
t
RAS
t
RC
t
RFC
t
CDL
t
RDL
t
BDL
t
CCD
133MH
Z
民
7
7.5
3
2.5
2.5
1.5
0.8
2
5.4
24
24
24
60
90
90
1
1
1
1.5
2
1
20
20
20
50
70
70
1
1
1
1.5
2
1
最大
1000
1000
5.4
125MH
Z
民
8
10
3
3
3
2
1
2
6
最大
1000
1000
6
WED3DL3216V
100MH
Z
民
10
12
3
3
3
2
1
2
7
20
20
20
50
80
80
1
1
1
1.5
2
2
最大
1000
1000
7
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
CK
CK
CK
CK
ea
10,000
10,000
10,000
注意事项：
1.
参数取决于编程CAS延迟。
2.
如果时钟上升时间小于1ns的长（T
上升
/ 2 -0.5）纳秒应该被添加到该参数。
3.
假设输入的上升和下降时间= 1ns的。如果T
上升
或T
秋天
比1ns的时间更长。 [ （叔
上升
= t
秋天
）/ 2] - 1纳秒应该被添加到该参数。
4.
所需的时钟周期的最小数目除以时钟周期时间需要的最短时间，然后舍入到下一个较高的整数detemined 。
5.
最小延迟才能完成写操作。
6.
所有器件允许每个周期的列地址的变化。
7.
如果是行预充电中断，自动预充电和读突发停止。
怀特电子设计公司保留更改产品或特定网络阳离子，恕不另行通知。
2004年1月，
第0版
5
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