WCSS0418V1P
由于WCSS0418V1P是一种常见的I / O设备时，
输出使能（ OE ）前present-应被撤消HIGH
荷兰国际集团数据到DQ
[15:0]
和DP
[1:0]
输入。这样做会
三态输出驱动器。为安全起见， DQ
[15:0]
和DP
[1:0]
自动三态每当写
循环检测，无论OE的状态。
单写访问发起ADSC
ADSC写访问被当以下条件启动
系统蒸发散是满足： （ 1 ） ADSC为低电平， （ 2 ）是ADSP
拉高HIGH ， （ 3 ） CE
1
，CE
2
，CE
3
都置为有效，
和（ 4 ）的写入输入相应组合（ GW ，
BWE和BW
[1:0]
）被置为有效进行写操作
所期望的字节（多个） 。 ADSC触发的写访问需要
单时钟周期来完成。地址提交给
A
[17:0]
被加载到地址寄存器和地址AD-
vancement逻辑而被输送到RAM核心。该
在这个周期ADV输入被忽略。如果一个全局写所配置
涵道，该数据呈现给DQ
[15:0]
和DP
[1:0]
写
入在RAM核心的相应地址位置。如果一个
字节写入时进行的，只有被选中的字节写入。
字节写操作字节时没有选择将维持
不变。一个同步自定时写机制有
被提供以简化的写操作。
由于WCSS0418V1P是一种常见的I / O设备时，
输出使能（ OE ）前present-应被撤消HIGH
荷兰国际集团数据到DQ
[15:0]
和DP
[1:0]
输入。这样做会
三态输出驱动器。为安全起见， DQ
[15:0]
和DP
[1:0]
自动三态每当写
循环检测，无论OE的状态。
线性突发序列。色同步信号序列是用户可选择的
通过MODE输入。
主张ADV较低，时钟的上升会自动递增
该数据串计数器中的脉冲串序列中的下一个地址。
读取和写入，支持突发操作。
交错突发序列
第一次
地址
A
[1:0]
00
01
10
11
第二
地址
A
[1:0]
01
00
11
10
第三
地址
A
[1:0]
10
11
00
01
第四
地址
A
[1:0]
11
10
01
00
线性突发序列
第一次
地址
A
[1:0]
00
01
10
11
睡眠模式
ZZ的输入引脚是一个异步输入。断言ZZ plac-
西文中功率节省“睡眠”模式中的SRAM 。两个时钟
指令周期才能从这个“休眠”模式进入或退出。
在此模式下，数据的完整性是有保证。访问
当进入“休眠”模式下，不考虑待处理
有效的，也不是在完成所保证的操作。该
设备之前必须进入“休眠”模式取消选择。
CE
1
，CE
2
，CE
3
， ADSP和ADSC必须保持非活动状态的
吨的持续时间
ZZREC
之后， ZZ输入返回低电平。
第二
地址
A
[1:0]
01
10
11
00
第三
地址
A
[1:0]
10
11
00
01
第四
地址
A
[1:0]
11
00
01
10
突发序列
该WCSS0418V1P提供一个二位环绕计数器，
受美联储
[1:0]
，实现无论是交错或线性
爆序列。的交错突发序列被设计
专为支持英特尔奔腾应用。线性
突发序列被设计成支持后面的处理器
ZZ模式电气特性
参数
I
DDZZ
t
ZZS
t
ZZREC
描述
贪睡模式
待机电流
设备操作
ZZ
ZZ恢复时间
测试条件
ZZ > V
DD
−
0.2V
ZZ > V
DD
−
0.2V
ZZ < 0.2V
2t
CYC
分钟。
马克斯。
3
2t
CYC
单位
mA
ns
ns
文件编号： 38-05247
第17页5
WEIDA [ WEIDA SEMICONDUCTOR, INC. ]
