ISD5216
7.2.2 。数字输入到模拟输出路径
数字输入接口的选择必须要么PCM或我
2
S使用的接口选择位(I
2
S0)
在配置寄存器中。的压缩格式还必须与位选择( LAW1 - LAW0 )
在配置寄存器。
上销MCLK和内部时钟分频器,外部时钟输入信号必须被设置为值
支持选定的数字输入信号。
数字滤波和插值滤波器运行在3.4 kHz和饲料的
ΣΔ
D / A转换器,可以
被关闭以节省电源和使用D降低噪音/断电位( DAPD ) 。
模拟输出放大器的增益是由配置控制寄存器位( COG2 - COG0 )从 -
8分贝至+6分贝。
7.2.3 。编解码器的外部时钟配置
该ISD5216有两个主时钟的配置位,允许四个可能的主时钟
频率。位CKD2和CKDV设置主时钟分频比。这是位D12和D8
CFG2分别。这些位的组合,以采样率比特HSR0 ,还设置了
如示于下表中的CODEC采样频率。
主时钟可能的设置
F
MCLK
13.824兆赫
20.48 MHz的
27.648兆赫
40.96 MHz的
13.824兆赫
20.48 MHz的
27.648兆赫
40.96 MHz的
*不
经过测试
HSR0 ( D5)的
(CFG2)
0
0
0
0
1
1
1
1
CKD2 ( D12 )
(CFG2)
0
0
1
1
0
0
1
1
CKDV (D8)
(CFG2)
0
1
0
1
0
1
0
1
F
SCODEC
8千赫
11.852千赫*
8千赫
11.852千赫*
32千赫*
44.1 - 48千赫
32千赫*
44.1-48千赫
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出版日期: 2006年1月31日
修订B.4