W25P022A
功能说明
该W25P022A是同步流水线突发SRAM中高端个人设计使用
计算机。它支持两种突发地址序列英特尔™系统和线性模式，它可以
受控制
LBO
引脚。突发周期由ADSP或ADSC和突发启动
每当ADV采样为低电平计数器递增。该装置也可以被切换到非
流水线模式下，如果有必要的。
突发地址序列
英特尔系统（ LBO = V
DDQ
)
A[1:0]
外部起始地址
第二个地址
第三个地址
第四地址
00
01
10
11
A[1:0]
01
00
11
10
A[1:0]
10
11
00
01
A[1:0]
11
10
01
00
线性模式（ LBO = V
SSQ
)
A[1:0]
00
01
10
11
A[1:0]
01
10
11
00
A[1:0]
10
11
00
01
A[1:0]
11
00
01
10
该器件支持多种类型的写入模式操作。 BWE和BW [ 4 ： 1 ]支持独立
字节写入。所述BE [7： 0]信号可以直接连接到SRAM的BW [4： 1] 。网关的信号
用于覆盖该字节使能信号，并允许高速缓存控制器写入所有字节到
SRAM ，无论什么字节写使能信号。各种写模式中指示
写表所示。另外，在流水线方式下，字节写使能信号，不会由于该锁存
与SRAM的地址，但数据。在流水线方式下，高速缓冲存储器控制器必须确保对SRAM
锁存的数据和有效字节允许来自处理器的信号。
写表
读/写功能
读
读
写字节1 I / O1 -I / O8
写字节2 I / O9 -I / O16
写字节2 ，字节1
写字节3 I / O17 -I / O24
写字节3 ，字节1
写字节3 ，字节2
写字节3 ，字节2 ，字节1
写4字节的I / O25 -I / O32
写4字节，字节1
GW
1
1
1
1
1
1
1
1
1
1
1
BWE
1
0
0
0
0
0
0
0
0
0
0
BW4
X
1
1
1
1
1
1
1
1
0
0
BW3
X
1
1
1
1
0
0
0
0
1
1
BW2
X
1
1
0
0
1
1
0
0
1
1
BW1
X
1
0
1
0
1
0
1
0
1
0
-5-
出版日期： 1996年9月
修订版A1
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