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XC18V00系列在系统
可编程配置
PROM的
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DS026 （ V4.0 ） 2003年6月11日
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产品speci fi cation
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双配置方式
-
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串行慢/快配置（最多33兆赫）
- 并行（高达264 Mb / s的以33 MHz ）
5V容限I / O引脚接受5V ， 3.3V和2.5V的信号
3.3V或2.5V输出能力
可在PC20 ， SO20 ， PC44和VQ44包
利用赛灵思联盟和设计支持
基础系列软件包。
标准FPGA的JTAG命令启动
CON组fi guration
特点
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在系统可编程3.3V PROM中的
赛灵思FPGA的配置
- 20000编程耐力/擦除周期
-
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编程/擦除在整个商业/工业
电压和温度范围内（ -40 ° C至+ 85°C ）
IEEE 1149.1边界扫描（ JTAG ）支持
简单的界面，在FPGA
级联存储较长或多个比特流
低功耗的先进CMOS工艺的FLASH
描述
赛灵思推出XC18V00系列在系统编程的
梅布尔配置PROM （图
1).
在这种3.3V器件
家族包括4兆比特，一个2兆比特，一个1兆比特，和一个
512千比特的PROM ，提供了一个易于使用，经济有效
略去方法重新编程和存储赛灵思FPGA
配置比特流。
当FPGA在主串模式下，它会产生一个
配置时钟驱动PROM 。一个简短的访问
CE和OE启用时间后，数据可在
PROM的数据（D0 ）引脚，其连接到FPGA ð
IN
引脚。新数据可用每利培经过短暂的访问时间
荷兰国际集团的时钟边沿。在FPGA生成相应的num-
时钟脉冲误码率来完成配置。当
FPGA是从串行模式下， PROM和FPGA
的时钟由外部时钟。
CLK CE
当FPGA在主- SelectMAP模式下，FPGA
生成配置时钟驱动PROM中。
当FPGA处于从并行或从- SelectMAP
模式下，外部振荡器产生的配置
时钟驱动PROM和FPGA中。 CE后
OE使能，数据可在PROM的数据
（ D0 - D7 ）引脚。新的数据是可用很短的存取时间
之后的每个时钟的上升沿。该数据被移入
FPGA在CCLK的下一个上升沿。一个自由运行 -
宁振荡器可以在从并行使用，或
奴隶SelecMAP模式。
多个设备可以通过使用总裁被串联
输出以驱动以下设备的CE输入。该
时钟输入，所有的PROM在这个数据输出
链是相互关联的。所有设备都兼容，
可以与家庭的或与其它部件进行级联
在XC17V00一次性可编程串行PROM家庭。
OE /复位
TCK
TMS
TDI
TDO
控制
和
JTAG
接口
数据
内存
地址
数据
串行
or
并行
接口
7
首席执行官
D0数据
串行或并行模式
D[1:7]
并行接口
CF
DS026_01_090502
图1：
XC18V00系列框图
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DS026 （ V4.0 ） 2003年6月11日
产品speci fi cation
1-800-255-7778
1
XILINX [ XILINX, INC ]
