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XC18V00系列在系统可编程
配置PROM
产品speci fi cation
DS026 （ V5.2 ） 2008年1月11日
0
特点
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在系统可编程3.3V PROM中的
赛灵思FPGA的配置
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低功耗的先进CMOS工艺的FLASH
双配置方式
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20,000编程/擦除周期耐力
编程/擦除，覆盖整个工业电压和
温度范围（ -40
°
C至+ 85
°
C)
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串行慢/快配置（最多33兆赫）
平行（在33 MHz到264 Mb / s的）
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IEEE 1149.1边界扫描（ JTAG ）支持
标准FPGA的JTAG命令启动
CON组fi guration
简单的界面，在FPGA
级联存储较长或多个比特流
5V容限I / O引脚接受5V ， 3.3V和2.5V的信号
3.3V或2.5V输出能力
设计支持使用Xilinx ISE ™基金会™
软件包
可在PC20 ， SO20 ， PC44和VQ44包
无铅（无铅）封装
描述
赛灵思推出XC18V00系列在系统中
可编程配置PROM （图
1).
在设备
这个3.3V系列包括4兆， 2兆，一
1兆和512千比特PROM ，提供了一个易于
使用的，具有成本效益的方法，用于重新编程并存储
赛灵思FPGA配置比特流。
当FPGA在主串模式下，它会产生一个
配置时钟驱动PROM 。一个简短的访问
CE和OE启用时间后，数据可在
PROM的数据（D0 ）引脚，其连接到FPGA的DIN
引脚。新数据可用后，每次存取时间短
时钟上升沿。在FPGA生成相应的
时钟脉冲的数目来完成配置。当
该FPGA是从串行模式下， PROM和FPGA
的时钟由外部时钟。
X -参考目标 - 图1
当FPGA处于主SelectMAP模式下，FPGA
生成配置时钟驱动PROM中。当
该FPGA是从并行或从SelectMAP模式中，
外部振荡器生成的配置时钟
驱动PROM和FPGA中。经过CE和OE是
使能时，数据可在PROM的数据（ D0-D7 ）
销。新数据可用后，每次存取时间短
时钟上升沿。数据移入FPGA上
继CCLK的上升沿。一个自由运行的振荡器
可以在从并行或从SelecMAP模式下使用。
多个设备可以通过使用总裁输出级联
用于驱动以下设备的CE输入。时钟
输入和所有PROM的数据输出在这条产业链的
相互关联的。所有的设备都兼容，可以
级联与家人或其他成员的
XC17V00一次性可编程串行PROM的家庭。
OE /复位
CLK
CE
TCK
TMS
TDI
TDO
控制
和
JTAG
接口
数据
首席执行官
内存
地址
数据
串行
or
并行
接口
D0数据
串行或并行模式
7
D[1:7]
并行接口
CF
DS026_01_040204
图1：
XC18V00系列框图
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DS026 （ V5.2 ） 2008年1月11日
产品speci fi cation
1
XILINX [ XILINX, INC ]
