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XC2C256的CoolRunner -II CPLD
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DS094 （ V2.7 ） 2005年3月7日
初步产品规格
特点
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优化1.8V系统
- 仅需5.7 ns的管脚到管脚延迟
- 低至13
µA
静态电流
业内最佳的0.18微米CMOS CPLD
- 优化的架构进行有效的逻辑综合。
请参阅的CoolRunner ™-II系列数据表
体系结构描述。
- 多电压I / O操作 - 1.5V至3.3V
提供多种封装选项
- 100引脚VQFP 80个用户I / O
- 144引脚TQFP与118个用户I / O
- 132球CP （ 0.5mm）的BGA有106个用户I / O
- 208引脚PQFP有173个用户I / O
- 256球FT （ 1.0毫米） BGA与184个用户I / O
- 无铅适用于所有的软件包
先进的系统功能
- 最快的在系统编程
·
1.8V ISP使用IEEE 1532 （ JTAG ）接口
- IEEE1149.1 JTAG边界扫描测试
- 可选施密特触发输入（每针）
- 无与伦比的低功耗电源管理
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的DataGate启用（ DGE ）信号控制
- 两个独立的I / O插槽
- 的RealDigital 100 ％ CMOS乘积项代
- 灵活的时钟模式
·
可选双边沿触发寄存器
·
时钟分频器（由2,4,6,8,10,12,14,16除）
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CoolCLOCK
- 与宏蜂窝控制全局信号选项
·
每相选择多个全局时钟
MACROCELL
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多个全局输出使
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环球置位/复位
- 先进的设计安全性
- 解放军架构
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高级引出线保留
·
跨功能产品100％长期可路由
块
- 漏极开路的线或与LED输出选项
DRIVE
- 可选的总线保持，三态或弱上拉的
选定的I / O引脚
- 对未使用的I / O的可选配置的理由
- 混合I / O电压有1.5V ， 1.8V兼容，
2.5V和3.3V的逻辑电平
·
SSTL2-1 ， SSTL3-1和HSTL - 1 I / O兼容性
- 热插拔
描述
了CoolRunner ™-II 256个宏单元的器件是专为
高性能，低功耗的应用。这
借积蓄力量，以高端通信设备
和高速向电池供电的设备。由于低
功率的待机和动态操作中，整个系统的可靠性
能力得到提高
该装置包括16个功能模块间的CON-
通过低功耗先进的互连矩阵（ AIM ）连接的。
AIM的饲料40真实和补充输入到每个
功能块。功能块由一个40 56的
其中含有大量的P-长期PLA和16个宏单元
配置位，可以为组合或注册
的操作模式。
此外，这些寄存器可以在全球范围内复位或预置
并配置为D或T触发器或用作D锁存器。那里
还有多个时钟信号，全球和本地产品
长期的类型，在每个宏单元进行配置。输出引脚
配置包括压摆率限制，总线保持，引体向上，
漏极开路输出和可编程的理由。施密特触发器
输入可基于每个输入引脚上。除了stor-
荷兰国际集团宏单元的输出状态，宏蜂窝寄存器可
配置为"direct input"寄存器直接存储的信号
从输入引脚。
时钟可在全球或功能块的基础。
三个全局时钟可用于所有的功能块
一个同步时钟源。宏单元寄存器可
单独配置多达电源零个或一个国家。
全局置位/复位控制线也可用于asynchro-
nously设置或运行期间重新选择的寄存器。
额外的本地时钟，同步时钟使能， asynchro-
知性置位/复位和输出使能信号，可形成
通过对产品条款每个宏单元或每个功能
块为单位。
一个双边沿触发器的功能也可以在每个巨
rocell基础。此功能允许高性能同步的
基于较低的时钟频率运行常识，以帮助
降低装置的总功率消耗。
电路也被列入到把一个外部
提供的全局时钟（ GCK2 ）由八个不同的选择。
这奇数和偶数的时钟频率产生鸿沟。
使用的时钟分频（ 2部）和双边沿
触发器给出所得CoolCLOCK特征。
的DataGate是这样一种方法来有选择地禁用的输入
CPLD的是在某些时间点，不感兴趣。
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初步产品规格
XILINX [ XILINX, INC ]
