R
的Spartan- II FPGA系列：DC和开关特性
输入/输出
标准
CTT
AGP
V
IL
五，分
–0.5
–0.5
V，最大
V
REF
– 0.2
V
REF
– 0.2
五，分
V
REF
+ 0.2
V
REF
+ 0.2
V
IH
V，最大
3.6
3.6
V
OL
V，最大
V
REF
– 0.4
10% V
CCO
V
OH
五，分
V
REF
+ 0.4
90% V
CCO
I
OL
mA
8
注（ 2 ）
I
OH
mA
–8
注（ 2 ）
注意事项：
1. V
OL
和V
OH
较低的驱动电流采样测试。
2，根据相关规范测试。
开关特性
所有设备都100 ％功能测试。内部时序
参数从测量内部测试衍生
图案。下面列出的是代表性的值。欲了解更多
具体，更精确，并且最坏情况下保证数据的
使用报告的静态时序分析仪的数值（ TRCE
在Xilinx开发系统）和背面标注为
仿真网表。所有时序参数假设
最坏情况下的运行条件（电源电压和
结温度） 。值适用于所有的Spartan- II器件
除非另有说明。
全局时钟输入到输出的延时LVTTL ，
同
DLL （引脚到引脚）
(1)
速度等级
所有
符号
T
ICKOFDLL
描述
全局时钟输入到输出的延迟
使用输出触发器为LVTTL ，
12毫安，快速压摆率，
同
DLL。
设备
所有
民
-6
最大
2.9
-5
最大
3.3
单位
ns
注意事项：
1，以上列出的是代表值，其中一个全局时钟输入驱动器在每个访问的列一个垂直时钟线和
其中所有可访问的IOB和CLB触发器的时钟由全局时钟网络。
2.输出定时测量1.4V与35 pF的外部容性负载为LVTTL 。 35 pF负载并不适用于最小值。
对于其它I / O标准和不同的负载，请参阅表
和
3. DLL的输出抖动已经包含在计时计算。
4.数据
产量
用不同的标准，调整延迟与所示的值
对于全局时钟输入比LVTTL等标准，调整延迟与价值观
全局时钟输入到输出的延时LVTTL ，
没有
DLL （引脚到引脚）
(1)
所有
民
速度等级
-6
最大
4.5
4.5
4.5
4.6
4.6
4.7
-5
最大
5.4
5.4
5.4
5.5
5.5
5.6
符号
T
ICKOF
描述
全局时钟输入到输出的延迟
使用输出触发器为LVTTL ，
12毫安，快速压摆率，
没有
DLL。
设备
XC2S15
XC2S30
XC2S50
XC2S100
XC2S150
XC2S200
单位
ns
ns
ns
ns
ns
ns
注意事项：
1，以上列出的是代表值，其中一个全局时钟输入驱动器在每个访问的列一个垂直时钟线和
其中所有可访问的IOB和CLB触发器的时钟由全局时钟网络。
2.输出定时测量1.4V与35 pF的外部容性负载为LVTTL 。 35 pF负载并不适用于最小值。
对于其它I / O标准和不同的负载，请参阅表
和
3.数据
产量
用不同的标准，调整延迟与所示的值
对于全局时钟输入比LVTTL等标准，调整延迟与价值观
DS001-3 （ V2.8 ） 2008年6月13日
产品speci fi cation
4模块3
54
XILINX [ XILINX, INC ]
